特許
J-GLOBAL ID：201003047087596918
半導体装置の製造方法
発明者：
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出願人/特許権者：
代理人 (2件)：
阿部 琢磨
, 黒岩 創吾
公報種別：公開公報
出願番号（国際出願番号）：特願2009-092318
公開番号（公開出願番号）：特開2010-245289
出願日： 2009年04月06日
公開日（公表日）： 2010年10月28日
要約：
【課題】 いわゆる後工程に分離プロセスを適用し、低コストで3次元実装された半導体装置の製造方法を提供すること。【解決手段】 第1の半導体基板11の表面側に複数の第1の集積回路17を作製する工程、第2の半導体基板1に設けられた分離層2上に形成された半導体層3に、前記第1の集積回路よりチップサイズが小さい第2の集積回路7を作製する工程、2つの半導体基板を接合部同士が接合するように貼り合せ、貼り合わせ構造体を得る工程、前記貼り合せ構造体から前記半導体層3を分離することにより、前記第2の集積回路が作製された半導体層3を前記第1の半導体基板11に移設する工程、前記第2の集積回路が移設された前記第1の半導体基板11をダイシングして、前記第1の集積回路と前記第2の集積回路とを有する積層チップを得る工程、とを含む半導体装置の製造方法である。【選択図】 図1
請求項（抜粋）：
第1の半導体基板の表面側に複数の第1の集積回路を作製する工程と、
第2の半導体基板に設けられた分離層の上に形成された半導体層に、前記第1の集積回路よりチップサイズが小さい第2の集積回路を作製する工程と、
前記第1の半導体基板と前記第2の半導体基板とを、前記第1の集積回路の接合部と前記第2の集積回路の接合部とを接合するように貼り合せ、貼り合わせ構造体を得る工程と、
前記分離層で前記貼り合せ構造体から前記第2の半導体基板を分離することにより、前記第2の集積回路が作製された半導体層を前記第1の半導体基板に移設する工程と、
前記複数の第2の集積回路が移設された前記第1の半導体基板をダイシングして、前記第1の集積回路と前記第2の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法。
IPC (6件)：
H01L 27/00
, H01L 25/065
, H01L 25/07
, H01L 25/18
, H01L 21/320
, H01L 23/52
H01L27/00 301
, H01L25/08 Z
, H01L21/88 J
5F033JJ07
, 5F033JJ08
, 5F033JJ11
, 5F033JJ13
, 5F033MM30
, 5F033TT07
, 5F033VV07
, 5F033VV16
出願人引用 (11件)
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審査官引用 (12件)
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