特許
J-GLOBAL ID：201003051631298800

半導体装置及びその製造方法並びにその半導体装置を用いたスーパーヘテロダイン方式の通信機

発明者：
三浦 真

三浦 真 について

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鷲尾 勝由

鷲尾 勝由 について

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小田 克矢

小田 克矢 について

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島本 裕已

島本 裕已 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2008-283248
公開番号（公開出願番号）：特開2010-114142
出願日： 2008年11月04日
公開日（公表日）： 2010年05月20日
要約：
【課題】バイポーラトランジスタのベース走行時間の低減とエミッタ・ベース接合容量の低減により、遮断周波数と低電流駆動性能の向上を図ったバイポーラトランジスタを提供する。【解決手段】半導体基板上に設けられた第1導電型の第1の半導体層5と、前記第1の半導体層の上に設けられた第1導電型の第2半導体層6と、前記第2半導体層上に設けられた第2導電型の第3の半導体層7と、該第3の半導体層上に設けられ、開口部を有する第1の絶縁膜9と、前記開口部内に設けられた第1導電型の第4の半導体層11と、前記第4の半導体層上に設けられた第1導電型の第5の半導体層13とで構成され、第4の半導体層が第1の絶縁膜の側壁に接しないように形成し、少なくとも前記第4の半導体層と第1の絶縁膜で囲まれた空洞12を有して成ることを特徴とする。【選択図】図1
請求項（抜粋）：
半導体基板上に設けられた第1導電型の第1の半導体層と、 前記第1の半導体層の上に設けられた第1導電型の第2の半導体層と、 前記第2の半導体層の上に設けられた第2導電型の第3の半導体層と、 該第3の半導体層上に設けられ、開口部を有する第1の絶縁膜と、 前記開口部内に設けられた第1導電型の第4の半導体層と、 前記第4の半導体層上に設けられた第1導電型の第5の半導体層と を具備して成り、 前記第4の半導体層の不純物濃度は前記第5の半導体層よりも小さく、 前記第4の半導体層は前記第1の絶縁膜の側壁に接しないように形成され、 少なくとも前記第4の半導体層と前記第1の絶縁膜とで囲まれた空洞を有する ことを特徴とする半導体装置。
IPC (2件)：
H01L 21/331 ,  H01L 29/737
FI (1件)：
H01L29/72 H
Fターム (22件)：
5F003AP05 ,  5F003AZ01 ,  5F003BA11 ,  5F003BA27 ,  5F003BA96 ,  5F003BB04 ,  5F003BB07 ,  5F003BB90 ,  5F003BC04 ,  5F003BE04 ,  5F003BE08 ,  5F003BE90 ,  5F003BF03 ,  5F003BF06 ,  5F003BH06 ,  5F003BH18 ,  5F003BM01 ,  5F003BP32 ,  5F003BP34 ,  5F003BP93 ,  5F003BP94 ,  5F003BP96
引用特許：
出願人引用 (10件)
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