特許
J-GLOBAL ID：201003069030195422

半導体装置、その駆動方法、及び駆動装置

発明者：
田島 一修

田島 一修 について

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足助 英樹

足助 英樹 について

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加藤 祐司

加藤 祐司 について

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松永 康之

松永 康之 について


出願人/特許権者：
サンケン電気株式会社

サンケン電気株式会社 について


代理人 (2件)： 堀 城之 ,  前島 幸彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-279546
公開番号（公開出願番号）：特開2010-239114
出願日： 2009年12月09日
公開日（公表日）： 2010年10月21日
要約：
【課題】共通のP型半導体基板上にNチャンネルDMOSFETを含む複数の素子を形成した半導体装置において、NチャンネルDMOSFETのソース端子が負電圧にバイアスされると、寄生NPNトランジスタにより誤動作を発生する問題があった。【解決手段】本発明による半導体装置40は、P型半導体基板21と、P型半導体基板21上に形成された複数のn型ウェル22〜24と、複数のn型ウェル22〜24のすくなくとも1つのn型ウェル22上に形成されたNチャンネルDMOSFET31と、を備え、P型半導体基板21の電位がNチャンネルDMOSFET31が形成されたn型ウェル22の電位以下になるように負電位-Egeにバイアスされるように構成されたことを特徴とする。【選択図】図4
請求項（抜粋）：
P型半導体基板と、 前記P型半導体基板上に形成された複数のn型ウェルと、 前記複数のn型ウェルのすくなくとも1つのn型ウェル上に形成されたNチャンネルDMOSFETと、 前記NチャンネルDMOSFETが形成されたn型ウェルの電位以下になるように前記P型半導体基板の電位を負電位にバイアスするための負電源接続端子と、 を備えたことを特徴とする半導体装置。
IPC (6件)：
H01L 21/824 ,  H01L 27/06 ,  H01L 21/822 ,  H01L 27/04 ,  H02M 1/08 ,  H01L 27/08
FI (5件)：
H01L27/06 321D ,  H01L27/04 H ,  H01L27/04 G ,  H02M1/08 A ,  H01L27/08 331D
Fターム (33件)：
5F038BG09 ,  5F038BH18 ,  5F038BH19 ,  5F038CD16 ,  5F038EZ07 ,  5F038EZ20 ,  5F048AA03 ,  5F048AA04 ,  5F048AA05 ,  5F048AB10 ,  5F048AC06 ,  5F048AC07 ,  5F048BA01 ,  5F048BA07 ,  5F048BC01 ,  5F048BC03 ,  5F048BD02 ,  5F048BE04 ,  5F048BE09 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048BH01 ,  5F048CC13 ,  5H740AA04 ,  5H740BA11 ,  5H740BA12 ,  5H740BB05 ,  5H740BC01 ,  5H740BC02 ,  5H740JA01 ,  5H740JB01 ,  5H740KK01
引用特許：
審査官引用 (5件)
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