特許
J-GLOBAL ID：201003079541171012

半導体記憶装置

発明者：
田中 啓安

田中 啓安 について

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青地 英明

青地 英明 について

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勝又 竜太

勝又 竜太 について

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鬼頭 傑

鬼頭 傑 について

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福住 嘉晃

福住 嘉晃 について

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木藤 大

木藤 大 について

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小森 陽介

小森 陽介 について

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石月 恵

石月 恵 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-282817
公開番号（公開出願番号）：特開2010-114113
出願日： 2008年11月04日
公開日（公表日）： 2010年05月20日
要約：
【課題】電気的に独立させたい各要素間を絶縁分離するためのスリットの側壁の横に残存してしまう導電層残存部を介した、各要素間のショートを回避することができる半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、半導体基板11と、複数の導電層WLと複数の絶縁層14とが交互に積層された積層体ML2と、積層体ML2を貫通して形成されたホールの内部に設けられた半導体層SPと、導電層WLと半導体層SPとの間に設けられた電荷蓄積層26と、を備え、導電層WLと半導体層SPと電荷蓄積層26とを含むメモリセルが積層方向に複数直列接続されたメモリストリングが複数形成されたメモリセルアレイ領域における積層体ML2は、層間絶縁膜が埋め込まれたスリット30によって複数のブロックに分断されており、各ブロックは閉じたパターンで形成されたスリット30で囲まれている。【選択図】図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に設けられ、複数の導電層と複数の絶縁層とが交互に積層された積層体と、 前記積層体を貫通して形成されたホールの内部に設けられ、前記導電層と前記絶縁層との積層方向に延びる半導体層と、 前記導電層と前記半導体層との間に設けられた電荷蓄積層と、 を備え、 前記導電層と、前記半導体層と、これら導電層と半導体層との間の前記電荷蓄積層とを含むメモリセルが前記導電層の層数に対応して前記積層方向に複数直列接続されたメモリストリングが複数形成されたメモリセルアレイ領域における前記積層体は、層間絶縁膜が埋め込まれたスリットによって複数のブロックに分断されており、前記各ブロックは、閉じたパターンで形成された前記スリットで囲まれていることを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371
Fターム (21件)：
5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP76 ,  5F083GA10 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA03 ,  5F083LA05 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01 ,  5F083NA08 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BD35
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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