特許
J-GLOBAL ID：201003082018994812

半導体チップ、半導体ウェーハおよびそのダイシング方法

発明者：
國嶋 浩之

國嶋 浩之 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2008-243315
公開番号（公開出願番号）：特開2010-074106
出願日： 2008年09月22日
公開日（公表日）： 2010年04月02日
要約：
【課題】半導体ウェーハにおいて高い利用効率を維持しつつも、スクライブ線領域で生じたチッピングが素子形成領域の内部まで伸展することを防止する。【解決手段】複数の素子形成領域20と、互いに交差する帯状に設けられて素子形成領域20を個別に囲む、層間絶縁膜22が積層されたスクライブ線領域30とからなるとともに、スクライブ線領域30同士の交差部に部分的に設けられた、複数の層間絶縁膜22の少なくとも一部を積層方向の上下より挟む複数の補強パッド34および補強パッド34同士を接続するビア36からなるチッピング防止構造38を備える半導体ウェーハ12。【選択図】図3
請求項（抜粋）：
素子形成領域と、前記素子形成領域の周囲を囲むスクライブ線領域と、からなる半導体チップであって、 前記素子形成領域および前記スクライブ線領域は、複数の層間絶縁膜が積層されており、 当該半導体チップの少なくとも一つのコーナー部におけるスクライブ線領域内に部分的に設けられた、前記複数の層間絶縁膜の少なくとも一層を積層方向の上下より挟む複数のコーナーパッドおよび前記複数のコーナーパッド同士を接続するビアからなる構造体を有する半導体チップ。
IPC (3件)：
H01L 21/301 ,  H01L 21/320 ,  H01L 23/52
FI (2件)：
H01L21/78 L ,  H01L21/88 S
Fターム (30件)：
5F033GG04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ01 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM21 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR08 ,  5F033RR09 ,  5F033RR21 ,  5F033RR22 ,  5F033RR25 ,  5F033RR29 ,  5F033UU05 ,  5F033VV00 ,  5F033VV01 ,  5F033XX01 ,  5F033XX17 ,  5F033XX18 ,  5F033XX33
引用特許：
出願人引用 (2件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2006-160369   出願人：松下電器産業株式会社
  • 特開昭56-140626号公報
審査官引用 (5件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2004-264014   出願人：株式会社ルネサステクノロジ
  • 半導体装置
    公報種別：公開公報   出願番号：特願2007-190873   出願人：NECエレクトロニクス株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願2004-220073   出願人：NECエレクトロニクス株式会社
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