特許

J-GLOBAL ID：201003085882552294

薄膜トランジスタの製造方法

発明者： 細野 秀雄 ,  神谷 利夫 ,  平野 正浩 ,  野村 研二
出願人/特許権者： 独立行政法人科学技術振興機構
代理人 (1件)： 西 義之
公報種別：公開公報
出願番号（国際出願番号）：特願2009-047238
公開番号（公開出願番号）：特開2010-205798
出願日： 2009年02月27日
公開日（公表日）： 2010年09月16日
要約：

【課題】a-IGZOをチャネル層として用いるTFTの素子特性分布に優れ、長時間動作の閾値電圧シフト量を低減した薄膜トランジスタの製造方法の提供。【解決手段】In-Ga-Zn-O系アモルファス酸化物半導体膜をチャネル層として用いた薄膜トランジスタの製造方法において、該チャネル層を成膜後に、露点温度を30〜95°Cに制御した水蒸気と酸素ガスの混合雰囲気中で、温度200〜500°Cで該チャネル層のアモルファス酸化物を熱処理する工程を含むこと特徴とする薄膜トランジスタの製造方法。【選択図】図2

請求項（抜粋）：

In-Ga-Zn-O系アモルファス酸化物半導体膜をチャネル層として用いた薄膜トラ ンジスタの製造方法において、該チャネル層を成膜後に、露点温度を30〜95°Cに制御 した水蒸気と酸素ガスの混合雰囲気中で、温度200〜500°Cで該チャネル層のアモル ファス酸化物を熱処理する工程を含むこと特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 21/324

FI (3件)：

H01L29/78 627F ,  H01L29/78 618B ,  H01L21/324

Fターム (21件)：

5F110AA08 ,  5F110AA14 ,  5F110BB00 ,  5F110CC07 ,  5F110DD05 ,  5F110DD13 ,  5F110EE08 ,  5F110FF02 ,  5F110FF22 ,  5F110GG01 ,  5F110GG15 ,  5F110GG28 ,  5F110GG29 ,  5F110GG34 ,  5F110GG42 ,  5F110GG43 ,  5F110GG58 ,  5F110HK02 ,  5F110HK04 ,  5F110HK21 ,  5F110NN71

引用特許：

審査官引用 (2件)

• 電界効果型トランジスタの製造方法
  公報種別：公開公報   出願番号：特願2005-325369   出願人：キヤノン株式会社, 国立大学法人東京工業大学
• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願2005-258264   出願人：キヤノン株式会社

引用文献：

審査官引用 (1件)

• "Defect passivation and homogenization of amorphous oxide thin-film transistor by wet O2 annealing"