特許
J-GLOBAL ID：201003096506223877

半導体装置

発明者：
冨留宮 正之

冨留宮 正之 について

, 
中柴 康隆

中柴 康隆 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2008-310361
公開番号（公開出願番号）：特開2010-135572
出願日： 2008年12月05日
公開日（公表日）： 2010年06月17日
要約：
【課題】容量素子を構成する電極を積層方向に伸ばすことができ、かつ配線の引き回しに制約が生じることを抑制できる半導体装置を提供する。【解決手段】第1コンタクト202及び第2コンタクト222は、素子分離膜102上に位置しており、互いに対向しており、水平方向の長さが高さより長い。第1導電パターン204は第1コンタクト202上に位置し、少なくとも一層の配線層に形成されている。第2導電パターン224は第2コンタクト222上に位置し、第1導電パターン204に対向している。配線400は、第1導電パターン204及び第2導電パターン224より上に位置する上層の配線層に形成されており、第1導電パターン204及び第2導電パターン224の上方に位置する領域に位置している。【選択図】図1
請求項（抜粋）：
基板に形成された素子分離膜と、 前記素子分離膜上に位置しており、互いに対向しており、水平方向の長さが高さより長い第1コンタクト及び第2コンタクトと、 前記第1コンタクト上に位置し、少なくとも一層の配線層に形成された第1導電パターンと、 前記第2コンタクト上に位置し、前記第1導電パターンに対向しており、前記少なくとも一層の配線層に形成された第2導電パターンと、 前記第1導電パターン及び前記第2導電パターンより上に位置する上層の配線層と、 を備え、 前記上層の配線層のうち前記第1導電パターン及び前記第2導電パターンの上方に位置する領域には、絶縁膜、又は前記第1導電パターン及び前記第2導電パターンとは異なるパターンの第3導電パターンが位置している半導体装置。
IPC (2件)：
H01L 21/822 ,  H01L 27/04
FI (1件)：
H01L27/04 C
Fターム (7件)：
5F038AC04 ,  5F038AC05 ,  5F038AC15 ,  5F038AC17 ,  5F038CD18 ,  5F038EZ15 ,  5F038EZ20
引用特許：
出願人引用 (4件)
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審査官引用 (2件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2006-284728   出願人：株式会社ルネサステクノロジ
  • チップ上のキャパシタ
    公報種別：公開公報   出願番号：特願2001-255597   出願人：テキサスインスツルメンツインコーポレイテツド

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