特許
J-GLOBAL ID：201103000134517151
半導体装置
発明者：
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出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：特許公報
出願番号（国際出願番号）：特願平11-000225
公開番号（公開出願番号）：特開2000-195254
特許番号：特許第4390305号
出願日： 1999年01月04日
公開日（公表日）： 2000年07月14日
請求項（抜粋）：
【請求項1】 第1の電源電位が与えられる第1のメイン電源線と、
前記第1の電源電位より低い第2の電源電位が与えられる第2のメイン電源線と、
前記第1のメイン電源線に対応して設けられる第1のサブ電源線と、
前記第2のメイン電源線に対応して設けられる第2のサブ電源線と、
第1および第2の電源ノードを有し、前記第1の電源ノードが前記第1のサブ電源線に接続され、前記第2の電源ノードが前記第2のサブ電源線に接続され、少なくとも1つの入力信号をうけて所定の動作を行う第1の内部回路と、
動作モード時に前記第1のメイン電源線と前記第1のサブ電源線とを接続し、待機モード時に前記第1のメイン電源線と前記第1のサブ電源線とを分離する第1の接続回路と、
前記動作モード時に前記第2のメイン電源線と前記第2のサブ電源線とを接続し、前記待機モード時に前記第2のメイン電源線と前記第2のサブ電源線とを分離する第2の接続回路と、
前記第1、第2のメイン電源線および前記第1、第2のサブ電源線に接続される電源ノイズ低減回路とを備え、
前記電源ノイズ低減回路は、
前記第1のメイン電源線と前記第2のサブ電源線とのあいだに接続される第1のキャパシタと、
前記第1のサブ電源線と前記第2のメイン電源線とのあいだに接続される第2のキャパシタと、
前記第1のサブ電源線と前記第2のサブ電源線とのあいだに接続される第3のキャパシタとを含む、半導体装置。
IPC (9件)：
G11C 11/401 ( 200 6.01)
, G11C 11/413 ( 200 6.01)
, G11C 11/4074 ( 200 6.01)
, G11C 11/407 ( 200 6.01)
, H01L 21/82 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
, H01L 21/8238 ( 200 6.01)
, H01L 27/092 ( 200 6.01)
G11C 11/34 371 K
, G11C 11/34 335 A
, G11C 11/34 354 F
, G11C 11/34 362 H
, G11C 11/34 362 S
, H01L 21/82 L
, H01L 27/04
, H01L 27/08 321 F
