特許
J-GLOBAL ID：201103003238449998

半導体装置の製造方法

発明者：
小竹 義則

小竹 義則 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (2件)： 前田 弘 ,  小山 廣毅
公報種別：特許公報
出願番号（国際出願番号）：特願平11-291922
公開番号（公開出願番号）：特開2001-111013
特許番号：特許第4181284号
出願日： 1999年10月14日
公開日（公表日）： 2001年04月20日
請求項（抜粋）：
【請求項1】 半導体基板の一部に不揮発性半導体記憶装置のメモリセルを設けた半導体装置の製造方法であって、 情報保持層が設けられた基板上にゲート用導体膜と絶縁膜とを順次堆積した後、絶縁膜とゲート用導体膜とをパターニングして、上記情報保持層の上にゲート電極の主ゲート部とその上の上面保護膜とを形成する工程(a)と、 上記主ゲート部の側面に熱酸化膜を形成する工程(b)と、 上記上面保護膜,主ゲート部及び熱酸化膜をマスクとして、上記半導体基板内にソース・ドレイン形成用の不純物イオンを注入する工程(c)と、 上記工程(c)の後、上記上面保護膜の側面と上記主ゲート部の側面とに亘って上記熱酸化膜を挟むように絶縁体サイドウォールを形成する工程(d)と、 基板上に、上記不純物が注入された領域に接続されるパッド用導体膜を堆積する工程(e)と、 上記パッド用導体膜及び上記上面保護膜をパターニングして、上記主ゲート部の両端部の上に、共通の面内に側面を有するパッド部材と上面分離絶縁層とをそれぞれ形成する工程(f)と、 上記工程(f)の後に、上記主ゲート部の上記上面分離絶縁層によって挟まれる領域の上に上記主ゲート部よりも抵抗の小さい低抵抗層を形成する工程(g)と を含む半導体装置の製造方法。
IPC (10件)：
H01L 21/8247 ( 200 6.01) ,  H01L 27/115 ( 200 6.01) ,  H01L 21/28 ( 200 6.01) ,  H01L 21/3205 ( 200 6.01) ,  H01L 23/52 ( 200 6.01) ,  H01L 21/8234 ( 200 6.01) ,  H01L 27/088 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01) ,  H01L 27/10 ( 200 6.01)
FI (6件)：
H01L 27/10 434 ,  H01L 21/28 301 D ,  H01L 21/88 Q ,  H01L 27/08 102 D ,  H01L 29/78 371 ,  H01L 27/10 481
引用特許：
出願人引用 (11件)
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審査官引用 (13件)
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