特許
J-GLOBAL ID：201103005846419042

重ね合わせ用マーク及び半導体装置

発明者：
横田 和樹

横田 和樹 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 金田 暢之 (外2名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-213720
公開番号（公開出願番号）：特開2001-044094
特許番号：特許第3348783号
出願日： 1999年07月28日
公開日（公表日）： 2001年02月16日
請求項（抜粋）：
【請求項1】 第1の回路パターン上に第2の回路パターンを形成する際の重ね合わせ精度を測定するために用いられる重ね合わせ用マークであって、前記第1の回路パターンが形成される第1の層の所定箇所に溝あるいは窪みを彫り込んで形成された第1の下層パターンと、前記第1の層に前記第1の下層パターンを取り囲むように枠状の溝を彫り込んで形成された、前記第1の層の熱伸縮による前記第1の下層パターンの変形を防ぐことのできる第2の下層パターンと、前記第1の層の上に設けられた第2の層に前記第2の回路パターンを形成するためにパターニングされるレジストであって前記第2の層の上に形成されたレジストからなる上層パターンを所定箇所に有することを特徴とする重ね合わせ用マーク。
IPC (2件)：
H01L 21/027 ,  G03F 9/00
FI (2件)：
G03F 9/00 H ,  H01L 21/30 502 M
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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