特許
J-GLOBAL ID：201103013443775330

半導体装置の製造方法

発明者：
大井 浩之

大井 浩之 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2010-024663
公開番号（公開出願番号）：特開2011-165771
出願日： 2010年02月05日
公開日（公表日）： 2011年08月25日
要約：
【課題】ウェハの反りを抑制し、製造コストを低減することができる半導体装置の製造方法を提供する。【解決手段】まず、デバイス基板101の裏面と、熱酸化膜103が形成された支持基板102のおもて面とを、熱酸化膜103を介して貼り合せる。ついで、熱処理によって、デバイス基板101と熱酸化膜103との界面の化学結合を促進させる。ついで、デバイス基板101のおもて面に、おもて面素子構造を形成する。ついで、支持基板102の裏面側の外周に沿ってリブ22を形成して補強部とし、支持基板102の裏面の中央部21のみを薄くする。このとき、支持基板102を貫通し、デバイス基板101に達するまで除去して、デバイス基板101を所望の厚さにする。これにより、支持基板102の裏面側に、デバイス基板101の裏面が露出する。ついで、支持基板102の裏面側に露出するデバイス基板101の裏面に、裏面素子構造を形成する。【選択図】図4
請求項（抜粋）：
第1導電型の第1半導体領域となる第1基板の第1主面と、第1主面に酸化膜を有する第2基板の当該第1主面とを、当該酸化膜を介して貼り合せる貼り合せ工程と、 熱処理することによって、前記第1基板と前記酸化膜との界面の化学結合を促進する熱処理工程と、 前記熱処理工程の後、前記第1基板の第2主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、 前記おもて面素子構造形成工程の後、前記第2基板の第2主面の外周端部を残し、当該第2基板の当該第2主面の中央部を、当該第2基板を貫通し前記第1基板に達するまで除去する除去工程と、 前記除去工程によって露出された前記第1基板の前記第1主面に、裏面素子構造を形成する裏面素子構造形成工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/336 ,  H01L 29/78 ,  H01L 21/02 ,  H01L 29/739
FI (4件)：
H01L29/78 658K ,  H01L21/02 B ,  H01L29/78 653A ,  H01L29/78 655C
引用特許：
審査官引用 (7件)
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