特許
J-GLOBAL ID：201103018461723900
選択エピタキシャル成長を用いた横型接合型電界効果トランジスタの製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
清原 義博
公報種別：公表公報
出願番号（国際出願番号）：特願2011-504062
公開番号（公開出願番号）：特表2011-517115
出願日： 2009年04月01日
公開日（公表日）： 2011年05月26日
要約：
接合型電界効果トランジスタ(JFET)などの半導体素子を製造する方法が記載される。方法は、自己整合であり、素子のゲート又はソース/ドレイン領域を形成するために、再成長マスク物質を用いた、選択的エピタキシャル成長に関する。方法は、イオン注入の必要性を除去する。素子は、SiCなどのワイドギャップ半導体物質から形成される。再成長マスク物質は、TaCである。素子は、放射線及び/または高温にさらされることを含む過酷な環境において使用される。【選択図】 図1
請求項（抜粋）：
第1マスクによりカバーされる上部表面を有する半導体物質の第1及び第2の別個の隆起領域を形成するために、第1マスクにおける1もしくはそれより多い開口部を通して、半導体物質の第一層を選択的にエッチングする工程を備え、
半導体物質の前記第1層は、半導体物質の第2層の上にあり、該半導体物質の前記第2層は、半導体物質の第3層の上にあり、該半導体物質の前記第3層は、半導体基板の上にあり、
半導体物質の前記第1層及び第2層は、第1導電型であり、
半導体物質の前記第3層は、前記第1導電型とは異なる第2導電型であり、
エッチングが前記第1と第2の別個の隆起領域の間、及び該領域の隣接する領域において、半導体物質の前記第2層を露出し、
前記第1マスクは第1半導体層上の再成長マスク物質の層と、前記再成長マスク物質の層上のエッチマスク物質の層を備え、
さらに、前記第1及び第2の別個の隆起領域の間における半導体物質の前記第2層上の第2マスクを被覆する工程と、
前記第1及び第2マスクに隣接する領域における前記基板を露出するために、半導体物質の前記第2層及び半導体の前記第3層を通してエッチングする工程と、
前記別個の隆起領域の間の領域が露出されるように、前記第2マスクを除去する工程と、
前記別個の隆起領域の前記上部表面が前記再成長マスク物質によりカバーされるように、エッチマスク物質の層を除去する工程と、
前記第1と第2の別個の隆起領域の間の部分上で、そして第1及び第2の別個の隆起領域に隣接する基板上で、前記第2導電型の半導体物質の1又はそれより多い層をエピタキシャル成長させる工程と、
再成長マスク物質を除去する工程と、
前記第1及び第2の別個の隆起領域上で、前記第1と第2の別個の隆起領域の間の部分上で、及び第1及び第2の別個の隆起領域に隣接する第2導電型の半導体物質の1又はそれより多い層のゲート領域上で第3マスクを被覆する工程と、
前記第3マスクに隣接する部分における前記第2導電型の半導体物質の1又はそれより多い層を通してエッチングする工程と、
前記第3マスクを除去する工程を備えることを特徴とする、方法。
IPC (3件)：
H01L 21/20
, H01L 21/337
, H01L 29/808
5F102GB01
, 5F102GC01
, 5F102GD04
, 5F102GJ02
, 5F102GJ03
, 5F102GK02
, 5F102GL02
, 5F102GM02
, 5F102GN02
, 5F102GR04
, 5F102GT03
, 5F102HC02
, 5F102HC15
, 5F152LL02
, 5F152LM02
, 5F152MM06
, 5F152NN03
, 5F152NN05
, 5F152NP02
, 5F152NQ02
, 5F152NQ06
, 5F152NQ09
