特許
J-GLOBAL ID：201103028610107481

メモリアレイのマルチビットメモリセル用検知回路及び検知方法

発明者：
ニエン チャオ ヤン

ニエン チャオ ヤン について


出願人/特許権者：
マクロニクス インターナショナル カンパニー リミテッド

マクロニクス インターナショナル カンパニー リミテッド について


代理人 (7件)： 中村 稔 ,  大塚 文昭 ,  宍戸 嘉一 ,  竹内 英人 ,  今城 俊夫 ,  小川 信夫 ,  村社 厚夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-053073
公開番号（公開出願番号）：特開2000-215685
特許番号：特許第4188479号
出願日： 1999年01月22日
公開日（公表日）： 2000年08月04日
請求項（抜粋）：
【請求項1】 メモリアレイにおけるマルチビットメモリセル用の検知回路であって、前記メモリアレイは、メモリワードライン及びデータラインに接続された、複数のスレッショルド電圧のあるメモリセルを有し、 前記検知回路は、前記メモリセルに接続されたデータライン上の出力を検知することによって、メモリセルのデータを判定し、前記検知回路は、メモリセルのビットアドレスに応答するゲート・ツー・ソース電圧駆動装置、及び前記データを判定するためのメモリセルのビットアドレスに応答する論理回路を備え、 前記論理回路は、前記ビットラインの出力が、ローのスレッショルド電圧グループとハイのスレッショルド電圧グループの一方に相当するか否かを示す第1の論理状態を、前記メモリセルからの電流を第1の基準電流と比較することにより与えることによって、第1のビットアドレスに応答するのに適合されており、且つ前記論理回路は、前記ビットラインの出力が、外側のスレッショルド電圧グループと内側のスレッショルド電圧グループの一方に相当するか否かを示す第2の論理状態を、前記メモリセルからの電流を第1の基準電流と第2の基準電流と比較することにより与えることによって、第2のメモリセルビットアドレスに応答するのに適合されており、前記論理回路は、前記ビットアドレス(XM=0,1)及び前記各基準電流との比較結果に応じて制御される反転回路と非反転回路、及びNAND論理回路を有し、前記NAND論理回路は、前記メモリセルの2ビットデータを判定するために、前記論理回路における反転回路か、非反転回路のいずれを用いるかを決定するために利用されることを特徴とする検知回路。
IPC (2件)：
G11C 16/06 ( 200 6.01) ,  G11C 16/02 ( 200 6.01)
FI (2件)：
G11C 17/00 634 E ,  G11C 17/00 641
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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