特許
J-GLOBAL ID：201103039944140899
不揮発性半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：特許公報
出願番号（国際出願番号）：特願2001-171333
公開番号（公開出願番号）：特開2002-368140
特許番号：特許第4670187号
出願日： 2001年06月06日
公開日（公表日）： 2002年12月20日
請求項（抜粋）：
【請求項1】 半導体基板上に導電層と層間絶縁層を複数積層させた積層構造を有し、
上記半導体基板の上方の積層構造内にメモリセルアレイが配置され、
上記メモリセルアレイの下方の半導体基板部分に、メモリセルを選択し動作させるための周辺回路が形成され、
上記メモリセルアレイは、
上記層間絶縁層上に形成された半導体薄膜に形成されて一方向に配列され、第1のメモリトランジスタと第2のメモリトランジスタが交互に配置された複数のメモリトランジスタと、
上記半導体薄膜内に形成され、上記複数のメモリセルで共通な上記一方向に長いチャネル領域と、
上記チャネル領域に対し、それぞれが第1のゲート誘電体膜を介して形成された複数の上記第1のメモリトランジスタの複数の第1のゲート電極と、
上記複数の第1のゲート電極、および、第1のゲート電極間のチャネル領域部分に対して、当該チャンネル領域部分の上面から、当該チャネル領域部分の両側に位置する2つの上記第1のゲート電極の各側面と各上面にかけて第2のゲート誘電体膜を介在させて形成された複数の上記第2のメモリトランジスタの複数の第2のゲート電極と、
上記第1のゲート電極または上記第2のゲート電極によりそれぞれが形成された複数のワード線と、
上記チャネル領域の一方端部側と第1の選択トランジスタを介して接続可能な上層のビット線と、
上記チャネル領域の他方端部側と第2の選択トランジスタを介して接続可能な上層のソース線と、
を有し、
上記第1のゲート誘電体膜および上記第2のゲート誘電体膜は、それぞれが複数の誘電体層からなり、当該複数の誘電体層の内部に、上記チャネル領域と対向する平面内で離散化された電荷蓄積手段を含み、
上記第1のゲート電極と上記第2のゲート電極の側面同士の絶縁分離幅が上記第2のゲート誘電体膜の膜厚で規定され、
上記第2のゲート電極の両端部が、上記2つの第1のゲート電極に上記第2のゲート誘電体膜を介して重ねられており、
上記周辺回路は、上記第1のゲート誘電体膜または上記第2のゲート誘電体膜の、上記チャネル領域上の部分である電荷注入領域内で電荷注入箇所を変更し2ビットを記憶させるために、各メモリトランジスタのソースとドレインの印加電圧を上記ビット線と上記ソース線を介して切り換えるとともに、電荷注入を行う上記電荷注入領域に対応して選択された1本のワード線に所定のワード線電圧を印加し、当該選択されたワード線のソース側に隣接した非選択のワード線にソースサイド注入のための所定の電圧を印加し、他の非選択のワード線に上記ソースとドレインの印加電圧を伝達するための所定のパス電圧を印加する
不揮発性半導体メモリ装置。
IPC (5件)：
H01L 27/115 ( 200 6.01)
, H01L 21/8247 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 27/10 ( 200 6.01)
H01L 27/10 434
, H01L 29/78 371
, H01L 27/10 481
出願人引用 (5件)
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審査官引用 (5件)
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