特許
J-GLOBAL ID:201103043451282527
半導体装置
発明者:
,
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2011-005456
公開番号(公開出願番号):特開2011-166131
出願日: 2011年01月14日
公開日(公表日): 2011年08月25日
要約:
【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。【解決手段】ソース線と、ビット線と、第1の信号線と、第2の信号線と、ワード線と、ソース線とビット線との間に、接続されたメモリセルと、ビット線と電気的に接続された第1の駆動回路と、第1の信号線と電気的に接続された第2の駆動回路と、第2の信号線と電気的に接続された第3の駆動回路と、ワード線及びソース線と電気的に接続された第4の駆動回路と、を有し、第1のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、第2のトランジスタは、酸化物半導体材料を含んで構成される。【選択図】図2
請求項(抜粋):
ソース線と、
ビット線と、
第1の信号線と、
第2の信号線と、
ワード線と、
前記ソース線と前記ビット線との間に、接続されたメモリセルと、
前記ビット線と電気的に接続された第1の駆動回路と、
前記第1の信号線と電気的に接続された第2の駆動回路と、
前記第2の信号線と電気的に接続された第3の駆動回路と、
前記ワード線及び前記ソース線と電気的に接続された第4の駆動回路と、
を有し、
前記メモリセルは、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
容量素子と、
を有し、
前記第1のトランジスタは、酸化物半導体以外の半導体材料を用いて構成され、
前記第2のトランジスタは、酸化物半導体材料を含んで構成され、
前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース線と、前記第1のソース電極とは、電気的に接続され、
前記ビット線と、前記第1のドレイン電極とは、電気的に接続され、
前記第1の信号線と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、
前記第2の信号線と、前記第2のゲート電極とは、電気的に接続され、
前記ワード線と、前記容量素子の電極の他方とは、電気的に接続された半導体装置。
IPC (7件):
H01L 21/824
, H01L 27/108
, H01L 29/786
, H01L 27/115
, H01L 29/788
, H01L 29/792
, G11C 11/405
FI (6件):
H01L27/10 321
, H01L29/78 613B
, H01L29/78 618B
, H01L27/10 434
, H01L29/78 371
, G11C11/34 352B
Fターム (140件):
5F083AD02
, 5F083AD21
, 5F083AD69
, 5F083EP02
, 5F083EP21
, 5F083ER21
, 5F083GA11
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, 5M024PP01
, 5M024PP03
, 5M024PP07
引用特許:
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