特許
J-GLOBAL ID：201103050488544900
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
特許業務法人信友国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願平11-191253
公開番号（公開出願番号）：特開2001-024065
特許番号：特許第4491858号
出願日： 1999年07月06日
公開日（公表日）： 2001年01月26日
請求項（抜粋）：
【請求項1】 半導体基板上の、第1MOSトランジスタ形成領域および第2MOSトランジスタ形成領域のそれぞれのゲート形成予定領域にゲートパターンを形成する工程と、
これらゲートパターンをマスクとして前記第1MOSトランジスタ形成領域および第2MOSトランジスタ形成領域のそれぞれに不純物を注入し、電気的活性領域を形成する工程と、
電気的活性領域形成後、前記ゲートパターンの側壁部に絶縁膜からなるサイドウォールを形成する工程と、
前記サイドウォール形成後、前記第1MOSトランジスタ形成領域および前記第2MOSトランジスタ形成領域の何れか一方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程と、
次いで前記第1MOSトランジスタ形成領域および前記第2MOSトランジスタ形成領域のうちの残りの他方の前記ゲートパターンを選択的に除去し、当該ゲートパターンを除去したことによって形成された凹部の底部にゲート絶縁膜を介して導電膜材料を形成し、さらに導電層材料を埋め込むことでゲート電極を形成する工程とを備え、
前記第1MOSトランジスタ形成領域のゲート電極を構成する導電膜材料と、前記第2MOSトランジスタ形成領域のゲート電極を構成する導電膜材料とが互いに仕事関数の異なる材料によって形成され、
前記第1MOSトランジスタ形成領域のゲート電極を構成する導電層材料と、前記第2MOSトランジスタ形成領域のゲート電極を構成する導電層材料とが同一材料で形成され、
前記導電層材料が前記導電膜材料よりも低抵抗な材料で形成される
半導体装置の製造方法。
IPC (5件)：
H01L 21/8238 ( 200 6.01)
, H01L 27/092 ( 200 6.01)
, H01L 29/78 ( 200 6.01)
, H01L 21/28 ( 200 6.01)
, H01L 21/336 ( 200 6.01)
H01L 27/08 321 D
, H01L 29/78 301 C
, H01L 21/28 301 R
, H01L 29/78 301 G
, H01L 29/78 301 P
