特許
J-GLOBAL ID：201103053081082731

半導体集積回路装置

発明者：
力野 邦人

力野 邦人 について

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佐々木 靖彦

佐々木 靖彦 について

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矢野 和男

矢野 和男 について

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加藤 直樹

加藤 直樹 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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株式会社日立ディスプレイデバイシズ

株式会社日立ディスプレイデバイシズ について


代理人 (1件)： 作田 康夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-108915
公開番号（公開出願番号）：特開2000-299385
特許番号：特許第3986036号
出願日： 1999年04月16日
公開日（公表日）： 2000年10月24日
請求項（抜粋）：
【請求項1】 少なくとも一つのセレクタを具備する半導体集積回路装置であって、 上記集積回路におけるセレクタは、第1および第2のPMOSトランジスタと、第1および第2のNMOSトランジスタと、第1乃至第4の入力端子と、第1のノードを有し、 上記第1のPMOSトランジスタのソース・ドレイン経路は、上記第1の入力端子と上記第1のノードの間に接続され、 上記第1のNMOSトランジスタのソース・ドレイン経路は、上記第1の入力端子と上記第1のノードの間に接続され、 上記第2のPMOSトランジスタのソース・ドレイン経路は、上記第2の入力端子と上記第1のノードの間に接続され、 上記第2のNMOSトランジスタのソース・ドレイン経路は、上記第2の入力端子と上記第1のノードの間に接続され、 上記第1のPMOSトランジスタのゲート電極は、上記第3の入力端子に印加される第1の信号により制御され、 上記第2のNMOSトランジスタのゲート電極は、上記第3の入力端子に印加される上記第1の信号により制御され、 上記第2のPMOSトランジスタのゲート電極は、上記第4の入力端子に印加される第2の信号により制御され、 上記第1のNMOSトランジスタのゲート電極は、上記第4の入力端子に印加される上記第2の信号により制御され、 上記第1の信号と第2の信号は相反する信号であり、 上記第1のPMOSトランジスタのドレインと上記第2のPMOSトランジスタのドレインは、互いに拡散層を共有する形として配置することにより接続され、 上記第1のNMOSトランジスタのドレインと上記第2のNMOSトランジスタのドレインは、互いに拡散層を共有する形として配置することにより接続され、 上記第1のPMOSトランジスタのソースと、上記第1および第2のNMOSトランジスタのドレインの共通部分が、電位供給線の走行方向に交差する方向に対し直線的になるように配置し、 上記第2のNMOSトランジスタのソースと、上記第1および第2のPMOSトランジスタのドレインの共通部分が、電位供給線の走行方向に交差する方向に対し直線的になるように配置したことを特徴とする半導体集積回路装置。
IPC (4件)：
H01L 21/82 ( 200 6.01) ,  H01L 21/8238 ( 200 6.01) ,  H01L 27/092 ( 200 6.01) ,  H03K 19/0948 ( 200 6.01)
FI (3件)：
H01L 21/82 A ,  H01L 27/08 321 F ,  H03K 19/094 B
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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