特許
J-GLOBAL ID：201103058211773024
LSIの自動設計装置
発明者：
出願人/特許権者：
代理人 (1件)：
徳丸 達雄
公報種別：特許公報
出願番号（国際出願番号）：特願2001-152184
公開番号（公開出願番号）：特開2002-342400
特許番号：特許第3737384号
出願日： 2001年05月22日
公開日（公表日）： 2002年11月29日
請求項（抜粋）：
【請求項1】LSIの初期設計である機能設計の情報から予め定めたタイミング規格を満足するよう論理合成を行い、論理合成の結果に対してレイアウトを実行するLSIの自動設計装置において、
タイミング規格を満足するように、機能設計の情報に対して、大駆動能力の第1のセルを用いて論理合成を実行してネットリストを生成する論理合成手段と、
前記ネットリストを用いて配置配線処理を行い、第1の配線抵抗及び容量付き回路接続情報とセルインスタンス座標情報とをそれぞれ第1の配線抵抗及び容量付き回路接続情報格納手段と第1のセルインスタンス座標情報格納手段とに格納するレイアウト実行手段と、
前記第1の配線抵抗及び容量付き回路接続情報格納手段に格納されている情報に対してタイミング検証を実行し、フリップフロップ間遅延情報をフリップフロップ間遅延情報格納手段に格納するタイミング検証実行手段と、
前記第1のセルよりも小駆動能力であり、前記第1のセルとは上地データとセルサイズが同一で、セルを構成するトランジスタのゲート幅を含む下地データが異なる第2のセルが格納された低電力ライブラリ格納手段と、
前記フリップフロップ間遅延情報格納手段に格納されている情報に対してタイミングマージンのチェックを行い、タイミングマージンのあるフリップフロップ間遅延情報があった場合は、当該フリップフロップ間遅延情報からフリップフロップ間パス遅延情報を抽出し、当該フリップフロップ間パス遅延情報にあるセルを置換対象のセルとして置換対象セル情報格納手段に格納するセル選択手段と、
前記置換対象セル情報格納手段に格納されている情報に基づいて、前記第1の配線抵抗及び容量付き回路接続情報格納手段に格納されている第1の配線抵抗及び容量付き回路接続情報中の前記第1のセルを前記低電力ライブラリ格納手段に格納されている前記第2のセルに置換し、置換後の第2の配線抵抗及び容量付き回路接続情報と置換されたセル情報とをそれぞれ第2の配線抵抗及び容量付き回路接続情報格納手段とセル置換情報格納手段とに格納するセル置換実行手段と、
前記セル置換情報格納手段に格納されている情報と、予め低電力セルレイアウト情報格納手段に格納されている低電力セルレイアウト情報と、前記第1のセルインスタンス座標情報格納手段に格納されている情報とに基づいてレイアウト修正を行うレイアウト修正手段と、を有することを特徴とするLSIの自動設計装置。
IPC (2件)：
G06F 17/50 ( 200 6.01)
, H01L 21/82 ( 200 6.01)
G06F 17/50 658 T
, G06F 17/50 658 U
, G06F 17/50 656 D
, G06F 17/50 656 Z
, H01L 21/82 C
