特許
J-GLOBAL ID：200903020163414305
LSI設計方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-178131
公開番号（公開出願番号）：特開平10-021289
出願日： 1996年07月08日
公開日（公表日）： 1998年01月23日
要約：
【要約】【課題】 クロック信号の遅延、クロックスキュー、消費電力又は信号遅延を最小化するLSI設計方法を提供する。【解決手段】 計算機を用いた自動設計による同期式設計のレイアウト設計において、回路及び設計制約データの入力処理1を実行し、その後、設計制約に基づき配置関係が制約された素子の自動配置を行う制約自動配置処理2を実行し、次いで自動配置された素子間の信号の通過経路の概略を決定する概略自動配線処理3を実行する。その後、既に行った論理設計を変更せずに、回路の消費電力、スピード又は面積を改善するパフォーマンス改善処理4を実行する。次に、配置された素子間をグローバル配線に基づき詳細に配線する詳細配線処理5を実行する。従って、設計制約の保証への収束性を高めつつ、クロック信号の遅延、クロックスキュー及び信号遅延の最小化、及び低電力化が可能となる。
請求項（抜粋）：
計算機を用いた自動設計による同期式設計のレイアウト自動設計において、回路及び設計制約データの入力処理を行い、前記入力された設計制約に基づき配置関係が制約された素子の自動配置を行う制約自動配置処理を実行し、前記自動配置された素子間の信号の通過経路の概略を決定する概略自動配線処理を行い、その後、前記配置された素子より成る回路の消費電力、スピード又は面積を改善するパフォーマンス改善処理を実行し、前記パフォーマンス改善処理後の各素子間を前記概略自動配線処理での概略配線に基づき詳細に配線する詳細配線処理を行い、前記詳細配線後のレイアウトデータを出力するレイアウトデータ出力処理を行うことを特徴とするLSI設計方法。
IPC (4件)：
G06F 17/50
, H01L 21/82
, H01L 27/04
, H01L 21/822
G06F 15/60 658 A
, G06F 15/60 658 T
, H01L 21/82 C
, H01L 21/82 W
, H01L 27/04 D
