特許
J-GLOBAL ID：201103058478680394
超電導ケーブルの解析方法
発明者：
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出願人/特許権者：
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代理人 (2件)：
山野 宏
, 青木 秀實
公報種別：特許公報
出願番号（国際出願番号）：特願2000-254564
公開番号（公開出願番号）：特開2001-265845
特許番号：特許第3754879号
出願日： 2000年08月24日
公開日（公表日）： 2001年09月28日
請求項（抜粋）：
【請求項1】 芯材と、芯材上に超電導素線を螺旋状に多層に巻き付けた導体層と、電気絶縁層とを具える超電導ケーブルの電流分布解析方法であって、下記のプロセスを具えることを特徴とする超電導ケーブルの電流分布解析方法。
(1) 前記芯材と導体層の各層とを誘導リアクタンスと抵抗とが直列に配置された集中定数回路とみなす回路にモデル化するプロセス。
(2)後述するインダクタンスと実効抵抗を求めて回路方程式を解くために必要な以下のパラメータを設定するプロセス。
芯材サイズと比抵抗を含む芯材の諸元
臨界電流Icとサイズを含む超電導素線の諸元
導体層の螺旋巻きの方向とピッチ、導体層の厚さと外径、導体層の層数を含む導体層の諸元
周波数、芯材および導体層の各層の電流値の合計値である全通電電流Iallを含む通電条件
(3) 前記設定したパラメータを用いて、モデル化した回路中の各層のインダクタンス(Lcn,m+Lan,m)を下記の数式1及び数式2により算出するプロセス。
ただし、Lcn,mは各層の周方向磁場によるインダクタンス
asは最外層の半径 anはn層目の半径 amはm層目の半径とする。
ただし、Lan,mは各層の軸方向磁場によるインダクタンス
an、(am)はn(m)層目の半径 Pn、(Pm)はn(m)層目のピッチ
kはn層が、Z撚りのとき1、S撚りのとき2とする。
(4) 前記設定したパラメータを用いて、モデル化した回路中の各層の実効抵抗rnを下記の4-1〜4-3のように算出するプロセス。
4-1:超電導素線からなる各層の実効抵抗rnを、各層の交流損失量Wlayerと通電電流inを用いて、rn=Wlayer/in2とし、rnを前記集中定数回路中の抵抗とみなす。
4-2:この交流損失量Wlayerは、ノリスの式による素線の交流損失理論値Wnorrisから導く。素線1本当たりの実効抵抗rwireは素線の電流Iwireを用いて次の数式3で定義する。
4-3:その際、Iwire/Ic<1における損失Wnorrisを求める式がIwire/Ic>1における損失Wnorrisを求める式と連続するようにする。
(5) 前記モデルに基づいて導体層各層の電圧と電流との関係を示す下記の回路方程式を作成し、この回路方程式、導体層の各層のピッチ、前記インダクタンスと実効抵抗ならびに通電条件を用いて導体層の各層の電流分布を算出するプロセス。
ここで、Vcは芯材・導体層各層の電圧、添え字は0が芯材を、1,2,3...nが導体層の内層からの各層を示す。
(6)パラメータを設定するプロセスにおいて導体層の各層の電流値として適宜な初期値を与え、この初期値をもとに導体層の各層の電流分布を演算し、演算により得られた電流値を用いて再度パラメータの設定プロセス(2)から電流分布の算出プロセス(5)までを繰り返して、この繰り返しを、演算の前後における各層の電流値の差が所望の範囲に収束するまで実行するプロセス。
IPC (3件)：
G06F 17/50 ( 200 6.01)
, H01B 12/08 ( 200 6.01)
, H01B 13/00 ( 200 6.01)
G06F 17/50 662 G
, H01B 12/08 ZAA
, H01B 13/00 561 Z
