組込み自己試験用回路

発明者：
出願人/特許権者：
代理人 (1件)：青山葆
公報種別：特許公報
出願番号（国際出願番号）：特願2000-027677
公開番号（公開出願番号）：特開2001-222900
特許番号：特許第3955708号
出願日： 2000年02月04日
公開日（公表日）： 2001年08月17日
請求項（抜粋）：

【請求項1】集積回路内の被テストデバイスであるRAMにダイアゴナルパターンを供給するデータ生成回路を備えた、集積回路における組込み自己試験用回路において、上記データ生成回路は、テストを行うすべてのRAMのXアドレスを生成して出力するXアドレスレジスタ部と、テストを行うすべてのRAMのYアドレスを生成して出力するYアドレスレジスタ部と、上記Xアドレスレジスタ部及びYアドレスレジスタ部から出力されたXアドレス及びYアドレスから、テストを行うRAMに対してイネーブル信号を生成して出力するチップイネーブル制御部と、テスト対象となるすべてのRAMに対してテスト用データを生成して出力するシフトレジスタで構成されたデータレジスタ部と、上記Xアドレスレジスタ部、Yアドレスレジスタ部及びデータレジスタ部の動作制御を行う制御部と、を備え、上記チップイネーブル制御部は、Xアドレスレジスタ部及びYアドレスレジスタ部から出力されたXアドレス及びYアドレスの各ビット数とあらかじめ設定された対応する比較基準値とを比較して、テストを行うRAMのシェイプを特定し、該特定したシェイプのRAMに対してイネーブル信号を生成して出力することを特徴とする組込み自己試験用回路。

IPC (5件)：

G11C 29/56 ( 200 6.01) , G11C 29/02 ( 200 6.01) , G11C 29/12 ( 200 6.01) , G01R 31/28 ( 200 6.01) , G06F 12/16 ( 200 6.01)

FI (6件)：

G11C 29/00 651 P , G11C 29/00 675 L , G11C 29/00 671 B , G01R 31/28 B , G01R 31/28 V , G06F 12/16 330 A

引用特許：

出願人引用 (9件)

多数のメモリ用BISTテスタ
公報種別：公開公報出願番号：特願平8-045190 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
半導体記憶装置
公報種別：公開公報出願番号：特願平4-122273 出願人：シャープ株式会社
記憶装置
公報種別：公開公報出願番号：特願平7-101820 出願人：日本電気エンジニアリング株式会社

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審査官引用 (5件)

多数のメモリ用BISTテスタ
公報種別：公開公報出願番号：特願平8-045190 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
半導体記憶装置
公報種別：公開公報出願番号：特願平4-122273 出願人：シャープ株式会社
記憶装置
公報種別：公開公報出願番号：特願平7-101820 出願人：日本電気エンジニアリング株式会社

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