特許
J-GLOBAL ID：201103060728140964

電子デバイスの製造方法

発明者：
佐々木 智幸

佐々木 智幸 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (19件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也 ,  河部 大輔 ,  長谷川 雅典 ,  岩下 嗣也 ,  福本 康二 ,  前田 亮 ,  間脇 八蔵 ,  松永 裕吉 ,  川北 憲司 ,  岡澤 祥平
公報種別：特許公報
出願番号（国際出願番号）：特願2000-019552
公開番号（公開出願番号）：特開2001-210648
特許番号：特許第4646346号
出願日： 2000年01月28日
公開日（公表日）： 2001年08月03日
請求項（抜粋）：
【請求項1】 基板上に最上部が窒化チタン膜によって構成され、かつその下方がアルミニウム膜によって構成される下地層を形成する工程(a)と、 上記下地層の上に絶縁膜を形成する工程(b)と、 上記絶縁膜上にレジストパターンを形成する工程(c)と、 上記レジストパターンをマスクとするエッチングにより、上記絶縁膜をパターニングしてハードマスクを形成する工程(d)と、 上記工程(d)の後に、上記レジストパターンをアッシングして除去する工程(e)と、 上記工程(e)の後に、上記下地層及びハードマスクの露出部分をフッ化アンモン系の水溶液で洗浄する工程(f)と、 上記工程(f)の後に、上記基板を大気にさらす前に、加熱温度60°C以上、かつ加熱時間1分間以上で上記基板全体を加熱処理する工程(g)と、 上記工程(g)の後に、上記ハードマスクを用いて上記下地層をエッチングする工程(h)とを含む電子デバイスの製造方法。
IPC (6件)：
H01L 21/3213 ( 200 6.01) ,  H01L 21/3205 ( 200 6.01) ,  H01L 23/52 ( 200 6.01) ,  H01L 21/306 ( 200 6.01) ,  H01L 21/308 ( 200 6.01) ,  H01L 21/3065 ( 200 6.01)
FI (5件)：
H01L 21/88 C ,  H01L 21/88 R ,  H01L 21/306 F ,  H01L 21/308 F ,  H01L 21/302 101 D
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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