特許
J-GLOBAL ID:201103061259760804
半導体装置
発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2010-236650
公開番号(公開出願番号):特開2011-171702
出願日: 2010年10月21日
公開日(公表日): 2011年09月01日
要約:
【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。【解決手段】第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のトランジスタ160と、第2のトランジスタ162と、を有し、第1のトランジスタ160は、半導体材料を含む基板に設けられ、第2のトランジスタ162は酸化物半導体層を含んで構成され、第1のトランジスタ160のゲート電極と、第2のトランジスタ162のソース・ドレイン電極とは、電気的に接続され、第1の配線と、第1のトランジスタ160のソース電極とは、電気的に接続され、第2の配線と、第1のトランジスタ160のドレイン電極とは、電気的に接続され、第3の配線と、第2のトランジスタ162のソース・ドレイン電極の他方とは、電気的に接続され、第4の配線と、第2のトランジスタ162のゲート電極とは、電気的に接続される。【選択図】図1
請求項(抜粋):
第1の配線と、
第2の配線と、
第3の配線と、
第4の配線と、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、を有し、
前記第1のトランジスタは、半導体材料を含む基板に設けられ、
前記第2のトランジスタは、酸化物半導体層を含んで構成され、
前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方とは、電気的に接続され、
前記第1の配線と、前記第1のソース電極とは、電気的に接続され、
前記第2の配線と、前記第1のドレイン電極とは、電気的に接続され、
前記第3の配線と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、
前記第4の配線と、前記第2のゲート電極とは、電気的に接続された半導体装置。
IPC (12件):
H01L 21/824
, H01L 27/108
, H01L 29/788
, H01L 29/792
, H01L 27/10
, H01L 27/115
, H01L 21/823
, H01L 27/088
, H01L 29/786
, C23C 14/08
, G11C 11/405
, H01L 27/00
FI (13件):
H01L27/10 321
, H01L29/78 371
, H01L27/10 481
, H01L27/10 434
, H01L27/08 102E
, H01L29/78 618B
, H01L29/78 618G
, H01L29/78 613B
, C23C14/08
, G11C11/34 352B
, H01L27/08 102B
, H01L27/08 102H
, H01L27/00 301A
Fターム (191件):
4K029AA06
, 4K029AA24
, 4K029BA43
, 4K029BD01
, 4K029CA06
, 4K029DA08
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, 5M024PP10
引用特許:
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