特許
J-GLOBAL ID：201103063261420185
複合型積層チップパッケージおよびその製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
星宮 勝美
公報種別：公開公報
出願番号（国際出願番号）：特願2010-109889
公開番号（公開出願番号）：特開2011-097009
出願日： 2010年05月12日
公開日（公表日）： 2011年05月12日
要約：
【課題】正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有する積層チップパッケージを実現する。【解決手段】複合型積層チップパッケージ1は、積層されたサブパッケージ1A,1Bを備えている。サブパッケージ1A,1Bは、本体2と、本体2の側面に配置された配線3を備えている。本体2は、少なくとも1つの第1の種類の階層部分10Aを含む主要部分2Mを有している。下側のサブパッケージの本体2は、主要部分2Mの上面に配置された複数の第1の端子4を有し、上側のサブパッケージの本体2は、主要部分2Mの下面に配置された複数の第2の端子を有している。少なくとも1つのサブパッケージにおける主要部分2Mは、少なくとも1つの第2の種類の階層部分10Bを含んでいる。階層部分10Aは良品の半導体チップを含み、階層部分10Bは不良の半導体チップを含んでいる。【選択図】図1
請求項（抜粋）：
積層された複数のサブパッケージを備え、上下に隣接する2つのサブパッケージが電気的に接続された複合型積層チップパッケージであって、
前記複数のサブパッケージの各々は、上面、下面および4つの側面を有する本体と、前記本体の少なくとも1つの側面に配置された配線とを備え、
前記本体は、少なくとも1つの第1の種類の階層部分を含むと共に上面と下面を有する主要部分を有し、
上下に隣接する任意の2つのサブパッケージにおいて、下側のサブパッケージの前記本体は、更に、前記主要部分の上面に配置され、前記配線に電気的に接続された複数の第1の端子を有し、上側のサブパッケージの前記本体は、更に、前記主要部分の下面に配置され、前記配線に電気的に接続された複数の第2の端子を有し、上側のサブパッケージの本体における複数の第2の端子は、下側のサブパッケージの本体における複数の第1の端子に電気的に接続され、
前記複数のサブパッケージのうちの少なくとも1つにおける前記本体の前記主要部分は、更に、少なくとも1つの第2の種類の階層部分を含み、
前記第1の種類の階層部分と前記第2の種類の階層部分は、いずれも、半導体チップを含み、
前記第1の種類の階層部分は、更に、それぞれ前記半導体チップに電気的に接続され、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された端面を有する複数の電極を含むが、前記第2の種類の階層部分は、前記複数の電極を含まず、前記配線は、前記複数の電極の端面に電気的に接続されていることを特徴とする複合型積層チップパッケージ。
IPC (5件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
, H01L 25/10
, H01L 25/11
H01L25/08 Z
, H01L25/14 Z
出願人引用 (7件)
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審査官引用 (7件)
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