特許
J-GLOBAL ID：201103063986454956

半導体装置の製造方法

発明者：
稲川 浩巳

稲川 浩巳 について

, 
町田 信夫

町田 信夫 について

, 
大石 健太郎

大石 健太郎 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 秋田 収喜
公報種別：特許公報
出願番号（国際出願番号）：特願平11-081667
公開番号（公開出願番号）：特開2000-277531
特許番号：特許第3933811号
出願日： 1999年03月25日
公開日（公表日）： 2000年10月06日
請求項（抜粋）：
【請求項1】 トレンチゲート構造のMISFETを有する半導体装置の製造方法であって、 (a)主面を有する半導体基板を準備する工程と、 (b)前記半導体基板の主面に絶縁膜を形成する工程と、 (c)前記絶縁膜内に、前記トレンチゲートに対応した開口部を形成する工程と、 (d)前記開口部を有する絶縁膜をマスクとして前記半導体基板主面をエッチングし、前記半導体基板に前記MISFETのゲート用トレンチを形成する工程と、 (e)前記絶縁膜に形成した前記開口部の側面をエッチングし前記開口部を拡大することにより、前記トレンチ周縁の前記半導体基板主面を露出させる工程と、 (f)前記工程(e)の後、前記絶縁膜を前記半導体基板上に残した状態で、前記MISFETのゲート絶縁膜を前記トレンチの側壁およびトレンチ周縁部に形成する工程と、 (g)前記工程(f)の後、前記絶縁膜を前記半導体基板上に残した状態で、前記MISFETのゲート電極を前記ゲート電極の上面が前記半導体基板主面よりも高くなるように、前記トレンチの側壁およびトレンチ周縁部に形成された前記ゲート絶縁膜上に形成する工程と、 (h)前記工程(g)の後、前記絶縁膜の一部を除去する工程 を有することを特徴とする前記半導体装置の製造方法。
IPC (3件)：
H01L 29/78 ( 200 6.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 27/04 ( 200 6.01)
FI (4件)：
H01L 29/78 658 A ,  H01L 29/78 652 N ,  H01L 29/78 653 A ,  H01L 29/78 657 C
引用特許：
出願人引用 (6件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平5-185117   出願人：株式会社東芝
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平9-232425   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
  • トレンチ構造を有する半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平9-186603   出願人：三菱電機株式会社
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審査官引用 (8件)
  • トレンチ構造を有する半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平9-186603   出願人：三菱電機株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平5-185117   出願人：株式会社東芝
  • 半導体装置の製造方法
    公報種別：公開公報   出願番号：特願平9-232425   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
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