特許
J-GLOBAL ID：201103067408978140
メモリモジュール
発明者：
,
出願人/特許権者：
代理人 (3件)：
池田 憲保
, 福田 修一
, 佐々木 敬
公報種別：特許公報
出願番号（国際出願番号）：特願2001-226566
公開番号（公開出願番号）：特開2003-045172
特許番号：特許第3808335号
出願日： 2001年07月26日
公開日（公表日）： 2003年02月14日
請求項（抜粋）：
【請求項1】 出力用トランジスタを有し且つ外部からのコマンド/アドレス信号に応じて内部信号を生成するコマンド/アドレスレジスタ手段と、第1及び第2の群にグループ化された複数のメモリデバイスと、前記コマンド/アドレスレジスタ手段と前記複数のメモリデバイスとを接続する配線と、前記コマンド/アドレスレジスタ手段及び前記複数のメモリデバイスが搭載された基板とを有するメモリモジュールであって、
前記配線は、前記コマンド/アドレスレジスタ手段から第1分岐点まで延設された第1配線部と、前記第1分岐点から第2分岐点まで延設された第2配線部と、前記第1分岐点から第3分岐点まで延設された第3配線部と、前記第2分岐点から派生し前記第1の群に属する前記メモリデバイスまで至る第4配線部と、前記第3分岐点から派生し前記第2の群に属する前記メモリデバイスまで至る第5配線部とを有する配線とを有しており、
前記コマンド/アドレスレジスタ手段は、
前記第1配線部との接続点から当該コマンド/アドレスレジスタ手段を見た場合における出力インピーダンスが前記内部信号の動作電圧範囲内において実質的に一定となるように、該出力インピーダンスの調整を行うためのインピーダンス調整手段を備え、
前記インピーダンス調整手段は、当該コマンド/アドレス手段が有するレジスタ出力端にシリアルに接続された抵抗で構成され、
前記出力インピーダンスは、前記第1の群に属する前記メモリデバイスの数と、前記第2の群に属する前記メモリデバイスの数によって、前記第1乃至第5の配線部の配線インピーダンスより小さい値で、16オームから36オームの範囲より選択され、
前記コマンド/アドレスレジスタ手段は、さらに、
前記内部信号が所定の立上り時間/立下り時間を有するように、該内部信号の立上り時間/立下り時間を調整するための立上り時間/立下り時間調整手段を備え、
前記立上り時間/立下り時間調整手段は、前記レジスタ出力端に接続されたキャパシタで構成され、
前記所定の立上り時間/立下り時間は、0.9〜2.0nsである、
ことを特徴とするメモリモジュール。
IPC (4件)：
G11C 5/00 ( 200 6.01)
, G06F 13/16 ( 200 6.01)
, G06F 12/06 ( 200 6.01)
, G06F 12/00 ( 200 6.01)
G11C 5/00 303 Z
, G06F 13/16 510 A
, G06F 12/06 524
, G06F 12/00 550 K
出願人引用 (8件)
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審査官引用 (2件)
引用文献：
出願人引用 (2件)
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DDR SDRAM Registered DIMM Design Specification Revision 1.0, 200007, P.40
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VLSIシステム設計 回路と実装の基礎, 19950330, P.279
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