特許
J-GLOBAL ID：201103074040665525
半導体装置の製造方法、半導体装置及び固体撮像装置
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2009-151846
公開番号（公開出願番号）：特開2011-009489
出願日： 2009年06月26日
公開日（公表日）： 2011年01月13日
要約：
【課題】従来では、接合材料の過剰な広がりを抑えて、半導体素子基板の電極同士を電気的に接続する場合に、半導体素子基板に保護膜を形成する必要があった。【解決手段】本発明の半導体装置の製造方法は、貼り合わせの対象となる2つの半導体素子基板に対して、それぞれ層間絶縁膜2の表面を被貼り合わせ面として、それよりも凹んだ状態で電極2を形成する第1の工程と、第1の工程によって得られる2つの半導体素子基板に対して、凹んだ状態で形成された電極6の表面に導電性の接合材料を供給する第2の工程と、第2の工程によって得られる2つの半導体素子基板を、互いに被貼り合わせ面同士を接触させた状態で、かつ、互いに電極の位置を合わせた状態で、貼り合わせる第3の工程とを有する。【選択図】図3
請求項（抜粋）：
貼り合わせの対象となる2つの半導体素子基板に対して、それぞれ、配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、前記被貼り合わせ面よりも凹んだ状態で電極を形成する第1の工程と、
前記第1の工程によって得られる前記2つの半導体素子基板に対して、前記凹んだ状態で形成された前記電極の表面に導電性の接合材料を供給する第2の工程と、
前記2の工程によって得られる前記2つの半導体素子基板を、互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせる第3の工程と
を有する半導体装置の製造方法。
IPC (4件)：
H01L 25/065
, H01L 25/07
, H01L 25/18
, H01L 27/14
H01L25/08 B
, H01L27/14 D
4M118BA14
, 4M118CA02
, 4M118EA20
, 4M118FA06
, 4M118GA02
, 4M118HA29
, 4M118HA40
