特許

J-GLOBAL ID：201103075889723843

低誘電率技術における銅バイア用のクロム接着層

発明者： エンゲル、ブレット、エイチ ,  ホインキス、マーク ,  ミラー、ジョン、エイ ,  ソ、スン、チョン ,  ワン、ユンユィ ,  ウォン、ホン、クウォン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション ,  インフィニオン テクノロジーズ ノース アメリカ コーポレイション
代理人 (6件)： 上野 剛史 ,  太佐 種一 ,  市位 嘉宏 ,  坂口 博 ,  坂口 博 ,  市位 嘉宏
公報種別：特許公報
出願番号（国際出願番号）：特願2002-556909
特許番号：特許第4558272号
出願日： 2001年12月13日
請求項（抜粋）：

【請求項1】 集積回路中に銅の相互接続を形成する方法であって、 (a)基板(10)上に第1の銅相互接続層(30)を堆積させ、パターン形成するステップと、 (b)前記第1の銅相互接続層上にSiLK(登録商標)層を含む第1の低誘電率層間誘電体層(40)を堆積させるステップと、 (c)前記第1の低誘電率層間誘電体層を貫通して、前記第1の銅相互接続層の表面で停止する、1組のバイアを形成するステップと、 (d)前記1組のバイア内の前記第1の低誘電率層間誘電体層および前記第1の銅相互接続層の表面にCrの第1のライナ層(42)を堆積させるステップと、 (d-1)前記1組のバイア内の前記第1のライナ層(42)上にCVD TiNの第2のライナ層(46)を堆積させるステップと、 (d-2)前記CVD TiNの第2のライナ層(46)上にTaおよびTaNから成る群から選択される第3のライナ層(48)を堆積させるステップと、 (e)前記第3のライナ層上に第2の銅相互接続層(50)を堆積させ、パターン形成するステップと、 を含む方法。

IPC (3件)：

H01L 21/768 ( 200 6.01) ,  H01L 21/3205 ( 200 6.01) ,  H01L 23/52 ( 200 6.01)

FI (3件)：

H01L 21/90 A ,  H01L 21/88 M ,  H01L 21/88 R

引用特許：

審査官引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平9-313541   出願人：松下電子工業株式会社
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-124782   出願人：三菱電機株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-053644   出願人：ソニー株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-181229   出願人：ソニー株式会社