ウェハレベルバーンイン回路を備えた半導体集積回路装置およびウェハレベルバーンイン回路の機能判定方法

発明者：
出願人/特許権者：
代理人 (7件)：深見久郎 , 森田俊雄 , 仲村義平 , 堀井豊 , 野田久登 , 酒井將行 , 荒川伸夫
公報種別：特許公報
出願番号（国際出願番号）：特願2000-061024
公開番号（公開出願番号）：特開2001-250398
特許番号：特許第4306916号
出願日： 2000年03月06日
公開日（公表日）： 2001年09月14日
請求項（抜粋）：

【請求項1】複数のメモリセルからなるメモリコアと、ウェハレベルバーンインで使用される各種制御信号、アドレス信号、テストデータの入出力を制御し、前記ウェハレベルバーンインの実行を制御するアクセス制御回路とを有するウェハレベルバーンイン回路を備えた半導体集積回路装置において、前記半導体集積回路装置は、前記ウェハレベルバーンインの実行条件を設定するためのテストモードレジスタをさらに備え、前記テストモードレジスタ内にテストモードを設定すると、前記半導体集積回路装置は、外部との間で、前記アドレス信号、前記テストデータ、および所定の電圧を直接に入出力可能なダイレクトメモリアクセス可能な状態に設定され、前記ウェハレベルバーンインの実行に必要な所定の電圧が、前記半導体集積回路装置へフォースされ、前記アクセス制御回路をウェハレベルバーンインモードに設定すると、前記アクセス制御回路は、前記テストモードレジスタ内に設定された前記ウェハレベルバーンインの実行条件に従って、前記アドレス信号やテストデータを前記メモリコアへ供給し、前記ウェハレベルバーンインを実行し、前記アクセス制御回路が、前記ウェハレベルバーンインモードから解除されると、前記半導体集積回路装置は、前記ダイレクトメモリアクセス可能な状態下で、前記メモリコア内のテストデータを読み出し外部へ出力することを特徴とするウェハレベルバーンイン回路を備えた半導体集積回路装置。

IPC (5件)：

G11C 29/06 ( 200 6.01) , H01L 21/66 ( 200 6.01) , H01L 21/822 ( 200 6.01) , H01L 27/04 ( 200 6.01) , H01L 27/10 ( 200 6.01)

FI (4件)：

G11C 29/00 671 F , H01L 21/66 H , H01L 27/04 T , H01L 27/10 481

引用特許：

出願人引用 (4件)

半導体記憶装置および半導体集積回路装置用半製品
公報種別：公開公報出願番号：特願平7-160394 出願人：三菱電機株式会社
全ウエハストレステスト用欠陥検知
公報種別：公開公報出願番号：特願平8-200145 出願人：エスジーエス-トムソンマイクロエレクトロニクス,インコーポレイテッド
半導体記憶装置、そのデータ書込方法およびその並列試験装置
公報種別：公開公報出願番号：特願平7-155015 出願人：三菱電機株式会社

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