特許
J-GLOBAL ID：201103081816666434

連続ページ・モードを有するメモリ・コントローラおよびその方法

発明者：
テリー・ビッグス

テリー・ビッグス について


出願人/特許権者：
フリースケール セミコンダクター インコーポレイテッド

フリースケール セミコンダクター インコーポレイテッド について


代理人 (1件)： 桑垣 衛
公報種別：特許公報
出願番号（国際出願番号）：特願平11-013762
公開番号（公開出願番号）：特開平11-328007
特許番号：特許第3795689号
出願日： 1999年01月22日
公開日（公表日）： 1999年11月30日
請求項（抜粋）：
【請求項1】メモリを制御するための連続ページ・モードを有するメモリ・コントローラ(42)であって: パイプライン・バスのアドレス部分に結合するように構成されたアドレス入力端子; 前記アドレス入力端子に結合された入力端子,アクティブの場合、転送の開始を示す第1制御信号を受信する制御入力端子,および出力端子を有するレジスタ(60)であって、前記第1制御信号の活性化に応答して、前記入力端子における値を格納するレジスタ(60); 前記レジスタ(60)の前記出力端子に結合された第1入力端子,前記パイプライン・バスの前記アドレス部分に結合された第2入力端子,およびページ・ヒット信号を供給する出力端子を有する比較器(62);および 前記ページ・ヒット信号を受信する第1入力端子,アクティブの場合、第1アクセスの完了前に、前記パイプライン・バスの前記アドレス部分上において次のアドレスが有効であることを示す第2制御信号を受信する第2入力端子,および外部バスの制御部分に結合された出力端子を有する状態機械(56)であって、少なくとも1つの外部制御信号を活性化し、続いて前記第1アクセスの間の前記第2制御信号の不活性化に応答して、または前記第2制御信号がアクティブの場合に前記ページ・ヒット信号の不活性化に応答して、前記第1アクセスの間に前記少なくとも一つの外部制御信号を不活性化することにより、前記第1アクセスの間に前記メモリのプリチャージを開始し、更に、前記第1アクセスの完了前に、前記パイプライン・バスから直後のアクセスの前記次のアドレスが受信されない場合、前記第1アクセスの間に前記少なくとも一つの外部制御信号を不活性化することにより、前記第1アクセスの間に前記メモリのプリチャージを開始することによって、前記外部バス上の前記第1アクセスを制御する状態機械(56); から成ることを特徴とするメモリ・コントローラ(42)。
IPC (2件)：
G06F 12/02 ( 200 6.01) ,  G06F 13/16 ( 200 6.01)
FI (3件)：
G06F 12/02 590 B ,  G06F 12/02 560 C ,  G06F 13/16 520 A
引用特許：
出願人引用 (6件)
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引用文献：
出願人引用 (1件)
  • FAST DATA ACCESS OF DRAMS BY UTILIZING A QUEUED MEMORY COMMAND BUFFER

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