特許
J-GLOBAL ID：201103082662861286

DRAMセルキャパシタの製造方法

発明者：
李 圭現

李 圭現 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (2件)： 志賀 正武 ,  渡邊 隆
公報種別：特許公報
出願番号（国際出願番号）：特願平11-080481
公開番号（公開出願番号）：特開平11-330421
特許番号：特許第3955411号
出願日： 1999年03月24日
公開日（公表日）： 1999年11月30日
請求項（抜粋）：
【請求項1】 ゲート電極層が形成された半導体基板上に第1絶縁層を形成する段階と、 前記第1絶縁層上にビットラインを形成する段階と、 前記ビットラインを含んで第1絶縁層上に第2絶縁層を形成する段階と、 前記第2絶縁層上に第3絶縁層を間に置いて前記第3絶縁層とエッチング選択比を有する第1物質層及び第2物質層を順に形成する段階と、 前記第2物質層上にストレージ電極形成領域を定義してマスクパターンを形成する段階と、 前記マスクパターンを使用して前記第2物質層、前記第3絶縁層、前記第1物質層、前記第2絶縁層、そして前記第1絶縁層を順にエッチングしてストレージ電極を形成するためのコンタクトホールを形成する段階と、 前記マスクパターンを除去する段階と、 前記コンタクトホールを第1導電層で充填する段階と、 前記第3絶縁層の表面が露出されるように前記第1導電層を含んで前記第2物質層を平坦化エッチングする段階と、 前記第1物質層をエッチング停止層として前記第3絶縁層を除去して前記半導体基板と電気的に接続される前記ストレージ電極を形成する段階とを含み、 前記コンタクトホール形成段階は、 前記マスクパターンを使用して前記第3絶縁層の表面が露出されるように前記第2物質層をエッチングして少なくとも一つ以上の第1開口部を形成する段階と、 前記マスクパターンを使用して前記第1物質層をエッチングして少なくとも一つ以上の第2開口部を形成するが、前記第2開口部の両側壁にポリマーを形成させて前記第2開口部の下部の直径を前記第1開口部の直径より相対的に小さく形成させる段階と、 を含むDRAMセルキャパシタの製造方法。
IPC (2件)：
H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01)
FI (1件)：
H01L 27/10 621 B
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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