嵌入式フラッシュメモリセル構造の製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴木征四郎
公報種別：特許公報
出願番号（国際出願番号）：特願2001-150986
公開番号（公開出願番号）：特開2002-353341
特許番号：特許第4022049号
出願日： 2001年05月21日
公開日（公表日）： 2002年12月06日
請求項（抜粋）：

【請求項1】複数のディープp形ウェル層(12、12a、12b)をn形基板(10)内にイオン注入により形成するステップ、上記各ディープp形ウェル層(12、12a、12b)内にn形ウェル(14、14a、14b)をイオン注入により形成するステップ、上記n形基板(10)内のCMOS装置領域第1ディープp形ウェル層(12a)及び第2ディープp形ウェル層(12b)間の適当な位置に複数のp形ウェル(13a、13b)をイオン注入により形成するステップ、フラッシュメモリセル領域ディープp形ウェル層(12)内の上記n形ウェル(14)の表面に浅いp形レイアウト領域(15)をイオン注入により形成するステップ、上記n形基板(10)上にチャネル酸化層(20)を成長させ並びに第1ポリシリコン層(22)を堆積させるステップ、上記チャネル酸化層(20)と第1ポリシリコン層(22)をエッチングして、上記浅いp形レイアウト領域(15)を含むn形ウェル(14)の上の部分を残すステップ、 ONO層(24)を上記残された第1ポリシリコン層(22)の上に堆積させるステップ、厚い酸化層(25)を、CMOS装置領域内の第1ディープp形ウェル層(12a)及び第1p形ウェル(13a)上に堆積した上記第1ポリシリコン層(22)の部分上に成長させるステップ、薄い酸化層(26)を、CMOS装置領域内の第2ディープp形ウェル層(12b)及び第2p形ウェル(13b)上に堆積した上記第1ポリシリコン層(22)の部分上に成長させるステップ、第2ポリシリコン層(27)を上記n形基板(10)全面の上に堆積させるステップ、上記浅いp形レイアウト領域(15)を含むn形ウェル層(14)上の上記チャネル酸化層(20)と上記第1及び第2ポリシリコン層(22、27)とONO層(24)をエッチングし、両側が露出した矩形重畳層(30)を形成するステップ、酸化作用を進行させ、該矩形重畳層(30)の露出した両面と該n形ウェル層(14)の表面間に、微細型酸化層(21)を形成するステップ、ディープp形レイアウト領域(16)を、該矩形重畳層(30)の一側にあって該n形ウェル(14)内にイオン注入して形成するステップ、複数のn形レイアウト領域(17)(18)を該n形ウェル(14)内にあって、該矩形重畳層(30)の両側にイオン注入により形成し、且つn形レイアウト領域(17)を上記ディープp形レイアウト領域(16)内に位置せしめるステップ、上記n形基板(10)内にイオン注入により形成した各n形ウェル(14、14a、14b)とp形ウェル層(12、12a、12b)上に堆積した上記厚い酸化層(25)と上記薄い酸化層(26)と上記第2ポリシリコン層(27)をエッチングし、それぞれ一つの重畳層(30a、30b、30c、30d)を形成するステップ、第1ライトn形ドープイオン注入領域(130b)を、上記p形ウェル(13b)上の1つの上記重畳層(30c)の両側にイオン注入により形成するステップ、第1ライトp形ドープイオン注入領域(140b)を、上記n形ウェル(14b)上の1つの上記重畳層(30d)の両側にイオン注入により形成するステップ、第2ライトn形ドープイオン注入領域(130a)を、その他のもう一つのp形ウェル(13a)上の重畳層(30b)の両側にイオン注入により形成するステップ、第2ライトp形ドープイオン注入領域(140a)を、上記n形ウェル(14a)上のもう一つの上記重畳層(30a)の両側にイオン注入により形成するステップ、サイドウォールスペーサ(120a、120b)を上記矩形重畳層(30)と上記各重畳層(30a、30b、30c、30d)の両側に形成するステップ、上記各p形ウェル(13a、13b)上の重畳層(30b、30c)の両側にn形レイアウト領域(131a、131b)をイオン注入により形成するステップ、上記各n形ウェル(14a、14b)上の重畳層(30a、30d)の両側にp形レイアウト領域(141a、141b)をイオン注入により形成するステップ、一つの絶縁層(32)を形成して上記n形基板(10)上の上記矩形重畳層(30)と全ての上記重畳層(30a、30b、30c、30d)を被覆させるステップ、上記n形基板(10)上の上記矩形重畳層(30)の一側及び各重畳層(30a、30b、30c及び30d)の両側にコンタクトチャネル(33)を形成し、一部のイオン注入領域を露出させるステップ、第1金属層(40)を上記絶縁層(32)の上に堆積させ、並びに局部エッチングして該コンタクトチャネル(33)中に第1金属線(401)を連接させるステップ、以上の各ステップを含むことを特徴とする、嵌入式フラッシュメモリセル構造の製造方法。

IPC (9件)：

H01L 21/8247 ( 200 6.01) , H01L 27/115 ( 200 6.01) , H01L 29/788 ( 200 6.01) , H01L 29/792 ( 200 6.01) , H01L 21/8238 ( 200 6.01) , H01L 27/092 ( 200 6.01) , H01L 21/8234 ( 200 6.01) , H01L 27/088 ( 200 6.01) , H01L 27/10 ( 200 6.01)

FI (6件)：

H01L 27/10 434 , H01L 29/78 371 , H01L 27/08 321 D , H01L 27/08 102 A , H01L 27/10 461 , H01L 27/10 481

引用特許：

出願人引用 (4件)

不揮発性半導体メモリ装置の改善されたウェル構造及びその製造方法
公報種別：公開公報出願番号：特願平10-272085 出願人：三星電子株式会社
チャネル消去/書込によるフラッシュメモリ-セル構造の製造方法およびその操作方法
公報種別：公開公報出願番号：特願平11-069171 出願人：徐清祥, 楊青松
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平11-260603 出願人：株式会社デンソー

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