特許
J-GLOBAL ID:201103091389249687
半導体装置
発明者:
,
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2010-246939
公開番号(公開出願番号):特開2011-119713
出願日: 2010年11月03日
公開日(公表日): 2011年06月16日
要約:
【課題】新たな構造の半導体装置を提供することを目的の一とする。【解決手段】第1の配線と、第2の配線と、第3の配線と、第4の配線と、第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、を有し、第1のトランジスタは、半導体材料を含む基板に設けられ、第2のトランジスタは酸化物半導体層を含んで構成された半導体装置である。【選択図】図1
請求項(抜粋):
ソース線と、
ビット線と、
第1信号線と、
複数の第2信号線と、
複数のワード線と、
前記ソース線と、前記ビット線との間に、並列に接続された複数のメモリセルと、
アドレス信号が入力され、前記複数のメモリセルのうち前記アドレス信号によって指定されたメモリセルを選択するように、前記複数の第2信号線および前記複数のワード線を駆動する、第2信号線およびワード線の駆動回路と、
複数の書き込み電位のいずれかを選択して前記第1信号線に出力する、第1信号線の駆動回路と、
前記ビット線の電位と複数の参照電位とが入力され、前記ビット線の電位と、前記複数の参照電位とを比較してデータを読み出す読み出し回路と、
前記複数の書き込み電位および前記複数の参照電位を生成して前記第1信号線の駆動回路および前記読み出し回路に供給する、電位生成回路と、
を有し、
前記複数のメモリセルの一は、
第1のゲート電極、第1のソース電極、および第1のドレイン電極を有する第1のトランジスタと、
第2のゲート電極、第2のソース電極、および第2のドレイン電極を有する第2のトランジスタと、
第3のゲート電極、第3のソース電極、および第3のドレイン電極を有する第3のトランジスタと、
を有し、
前記第1のトランジスタは、半導体材料を含む基板に設けられ、
前記第2のトランジスタは酸化物半導体層を含んで構成され、
前記第1のゲート電極と、前記第2のソース電極または前記第2のドレイン電極の一方とは、電気的に接続され、
前記ソース線と、前記第1のソース電極とは、電気的に接続され、
前記第1のドレイン電極と、前記第3のソース電極とは、電気的に接続され、
前記ビット線と、前記第3のドレイン電極とは、電気的に接続され、
前記第1信号線と、前記第2のソース電極または前記第2のドレイン電極の他方とは、電気的に接続され、
前記複数の第2信号線の一と、前記第2のゲート電極とは、電気的に接続され、
前記複数のワード線の一と、前記第3のゲート電極とは電気的に接続された半導体装置。
IPC (6件):
H01L 21/824
, H01L 27/108
, H01L 29/786
, H01L 27/115
, H01L 29/788
, H01L 29/792
FI (7件):
H01L27/10 321
, H01L29/78 613B
, H01L29/78 618B
, H01L29/78 618G
, H01L29/78 626C
, H01L27/10 434
, H01L29/78 371
Fターム (129件):
5F083AD69
, 5F083EP02
, 5F083EP30
, 5F083GA06
, 5F083HA02
, 5F083JA02
, 5F083JA04
, 5F083JA06
, 5F083JA19
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, 5F101BA02
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, 5F110NN65
, 5F110NN72
, 5F110QQ02
, 5F110QQ08
, 5F110QQ09
, 5F110QQ11
, 5F110QQ19
引用特許:
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