特許
J-GLOBAL ID：201103093548231193
メモリシステム及び半導体集積回路
発明者：
出願人/特許権者：
代理人 (13件)：
前田 弘
, 小山 廣毅
, 竹内 宏
, 嶋田 高久
, 竹内 祐二
, 今江 克実
, 藤田 篤史
, 二宮 克也
, 原田 智雄
, 井関 勝守
, 米田 圭啓
, 関 啓
, 杉浦 靖也
公報種別：特許公報
出願番号（国際出願番号）：特願2001-252523
公開番号（公開出願番号）：特開2003-059261
特許番号：特許第4146628号
出願日： 2001年08月23日
公開日（公表日）： 2003年02月28日
請求項（抜粋）：
【請求項1】メモリアドレス指定回路、強誘電体メモリセルに電圧を印加するデータ読み出し回路、前記強誘電体メモリセルからの読み出しデータを増幅するデータ増幅/書込み回路及びデータ入出力回路と、これらの各回路の動作を制御する制御回路とを備え、前記強誘電体メモリセルの書込必要時間特性を予め記憶している強誘電体メモリと、
電源投入時に前記書込必要時間特性が前記制御回路により読み出されて、それを記憶保持するラッチ回路と、
電源電位の変化を検知して、この変化した電源電位に対応して、前記ラッチ回路に対し、前記記憶保持された書込必要時間特性の中からいずれかの書込必要時間を選択するための選択信号を出力する電源電位検知回路と、
前記ラッチ回路からの第1の制御信号を受けて、第2の制御信号を出力するタイミング発生回路と、
前記タイミング発生回路からの前記第2の制御信号を受けて、前記メモリアドレス指定回路、前記強誘電体メモリセルに電圧を印加するデータ読み出し回路、前記強誘電体メモリセルからの読み出しデータを増幅するデータ増幅/書込み回路及び前記データ入出力回路に対して、第3の制御信号を出力する制御回路とからなるメモリシステムにおいて、
電源電位が低い場合には、前記電源電位検知回路から前記ラッチ回路に対して、前記制御回路から出力される前記第3の制御信号のパルス幅を長くするための選択信号が出力されて、書込必要時間を長くし、電源電位が高い場合には、前記電源電位検知回路から前記ラッチ回路に対して、前記制御回路から出力される前記第3の制御信号のパルス幅を短くするための選択信号が出力されて、書込必要時間を短くするように制御する
ことを特徴とするメモリシステム。
IPC (2件)：
G11C 11/22 ( 200 6.01)
, G06F 12/00 ( 200 6.01)
G11C 11/22 501 Q
, G06F 12/00 564 A
