特許
J-GLOBAL ID：201103096613653148

映像処理回路、その処理方法、液晶表示装置および電子機器

発明者：
保坂 宏行

保坂 宏行 について

, 
飯坂 英仁

飯坂 英仁 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 特許業務法人朝日特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2009-258795
公開番号（公開出願番号）：特開2011-107174
出願日： 2009年11月12日
公開日（公表日）： 2011年06月02日
要約：
【課題】横電界の影響による表示品位の低下を抑える。【解決手段】液晶パネル100は、素子基板100aに設けられた画素電極118と対向基板100bに設けられたコモン電極108とにより液晶105が挟持された液晶素子を有する。映像処理回路30は、ノーマリーブラックモードにおいて、映像信号Vid-inで指定される階調レベルに対応する液晶素子の印加電圧が閾値Vth1を下回る暗画素と、閾値Vth2以上である明画素との境界の一部であって、液晶分子のチルト方位で定まるリスク境界を検出し、検出したリスク境界に接する暗画素への印加電圧が電圧Vcを下回る場合に、当該暗画素への印加電圧を、映像信号で指定される階調レベルに対応する印加電圧から、当該電圧Vcに置換する。【選択図】図1
請求項（抜粋）：
複数の画素の各々に対応して画素電極が設けられた第1基板と、コモン電極が設けられた第2基板とで液晶を挟持し、前記画素電極、前記液晶および前記コモン電極とで液晶素子が構成された液晶パネルに対し、 前記画素毎に液晶素子の印加電圧を指定する映像信号を入力するとともに、処理した映像信号に基づいて前記液晶素子の印加電圧をそれぞれ規定する映像処理回路であって、 入力した映像信号で指定される印加電圧が第1電圧を下回る第1画素と、前記印加電圧が前記第1電圧よりも大きい第2電圧を上回る第2画素との境界の一部であって、前記液晶のチルト方位で定まるリスク境界を検出する境界検出部と、 前記リスク境界に接する第1画素に対して前記映像信号で指定される印加電圧が前記第1電圧よりも低い第3電圧を下回る場合、当該第1画素に対応する液晶素子への印加電圧を、前記入力した映像信号で指定される印加電圧から予め定められた電圧に置換する置換部と、 を備えることを特徴とする映像処理回路。
IPC (3件)：
G02F 1/133 ,  G09G 3/20 ,  G09G 3/36
FI (9件)：
G02F1/133 505 ,  G09G3/20 642A ,  G09G3/20 611D ,  G09G3/20 612U ,  G09G3/20 623C ,  G09G3/20 632Z ,  G09G3/20 641C ,  G09G3/20 641P ,  G09G3/36
Fターム (54件)：
2H193ZA04 ,  2H193ZB03 ,  2H193ZB05 ,  2H193ZC15 ,  2H193ZD21 ,  2H193ZF21 ,  2H193ZF31 ,  2H193ZF59 ,  2H193ZH25 ,  2H193ZH26 ,  2H193ZH53 ,  2H193ZQ16 ,  5C006AA16 ,  5C006AA22 ,  5C006AC28 ,  5C006AF43 ,  5C006AF45 ,  5C006AF57 ,  5C006AF64 ,  5C006AF83 ,  5C006BC16 ,  5C006BF07 ,  5C006BF09 ,  5C006BF11 ,  5C006EC11 ,  5C006FA25 ,  5C006FA36 ,  5C006FA41 ,  5C006GA03 ,  5C006GA04 ,  5C080AA10 ,  5C080BB05 ,  5C080CC03 ,  5C080DD05 ,  5C080DD10 ,  5C080DD22 ,  5C080EE29 ,  5C080EE30 ,  5C080FF11 ,  5C080FF12 ,  5C080JJ01 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ05 ,  5C080JJ06 ,  5C080KK02 ,  5C080KK04 ,  5C080KK07 ,  5C080KK23 ,  5C080KK25 ,  5C080KK29 ,  5C080KK43 ,  5C080KK47
引用特許：
出願人引用 (7件)
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