特許
J-GLOBAL ID：201103098893651970

リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法

発明者：
李 濬

李 濬 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 萩原 誠
公報種別：特許公報
出願番号（国際出願番号）：特願2000-163367
公開番号（公開出願番号）：特開2001-023391
特許番号：特許第4439683号
出願日： 2000年05月31日
公開日（公表日）： 2001年01月26日
請求項（抜粋）：
【請求項1】 第1行と第1列とのマトリックス状で配列された第1メモリセルの第1アレイと、 第2行と第2列とのマトリックス状で配列された第2メモリセルの第2アレイと、 列アドレスに応答して前記第1列のうち少なくとも二つの列と前記第2列のうち少なくとも一つの列を選択する列選択器と、 前記選択された第1列を通じてそして前記選択された第2列を通じて前記第1アレイからそして第2アレイから各々データを読み出す読み出し手段と、 読み出しサイクル時、前記列アドレスに応答して第1リダンダンシアドレスと第2リダンダンシアドレスとを同時に発生させる手段とを含み、 前記第1リダンダンシアドレスは前記列アドレスが欠陥アドレスであるかの可否を示し、前記第2リダンダンシアドレスは前記選択された第1列のうち欠陥列が配列された位置を示し、さらに、 前記第1及び第2リダンダンシアドレスに応答して前記選択された第1列に各々対応するリダンダンシ選択信号を発生するリダンダンシ発生手段と、 前記列アドレスが欠陥アドレスであることを前記第1リダンダンシアドレスが示す時、前記リダンダンシ選択信号に応答して前記選択された第1欠陥列のデータを前記選択された第2列のデータに代替する代替手段とを含むことを特徴とする半導体メモリ装置。
IPC (4件)：
G11C 29/04 ( 200 6.01) ,  G01R 31/28 ( 200 6.01) ,  G11C 17/00 ( 200 6.01) ,  G11C 16/06 ( 200 6.01)
FI (6件)：
G11C 29/00 603 F ,  G11C 29/00 603 J ,  G11C 29/00 603 P ,  G01R 31/28 B ,  G11C 17/00 D ,  G11C 17/00 639 A
引用特許：
審査官引用 (6件)
  • 集積回路メモリ
    公報種別：公開公報   出願番号：特願平6-179913   出願人：エスジーエス-トムソンマイクロエレクトロニクス,インコーポレイテッド
  • 特開平1-109599
  • 特開平1-109599
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