特許
J-GLOBAL ID：201103099286372546
データ処理速度及びデータ入出力ピンの効率を向上させうる半導体メモリ装置及びその読出/書込制御方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
志賀 正武
, 渡邊 隆
公報種別：特許公報
出願番号（国際出願番号）：特願2000-105367
公開番号（公開出願番号）：特開2000-339964
特許番号：特許第3839638号
出願日： 2000年04月06日
公開日（公表日）： 2000年12月08日
請求項（抜粋）：
【請求項1】 メモリセルアレーと、
書込動作中に読出命令が受信される時、書込データを一時貯蔵し、読出動作の完了後に前記貯蔵された書込データを前記メモリセルアレーに出力するデータ貯蔵手段と、
前記書込動作中に前記読出命令が受信される時、前記書込データに対応する書込アドレスを一時貯蔵し、読出動作の完了後に前記貯蔵された書込アドレスを前記メモリセルアレーに出力するアドレス貯蔵手段と、
書込命令及び前記読出命令に応答して前記データ貯蔵手段及び前記アドレス貯蔵手段を制御するための複数個の制御信号を発生する制御信号発生器とを具備し、
前記読出動作中に受信される読出アドレスが前記アドレス貯蔵手段に貯蔵されている書込アドレスと一致する時、前記データ貯蔵手段に貯蔵されている書込データが出力され、前記書込命令が入力され正常な書込動作が行われる場合、書込データは前記書込命令が入力された後外部でCAS待ち時間後に入出力ピンを通じて入力され、前記入出力ピンを通じて入力される前記書込データは前記データ貯蔵手段を通じて遅延せず前記メモリセルアレーに伝達され、前記書込データに対応するアドレスは前記アドレス貯蔵手段を通じて前記CAS待ち時間ほど遅延された後前記メモリセルアレーに伝達されることを特徴とする半導体メモリ装置。
IPC (3件)：
G11C 7/00 ( 200 6.01)
, G11C 11/413 ( 200 6.01)
, G11C 11/407 ( 200 6.01)
G11C 7/00 319 A
, G11C 11/34 J
, G11C 11/34 354 C
, G11C 11/34 362 S
出願人引用 (6件)
全件表示
審査官引用 (2件)
前のページに戻る
