特許
J-GLOBAL ID：201203027527472233

半導体記憶装置及びその製造方法

発明者：
武木田 秀 人

武木田 秀 人 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 勝沼 宏仁 ,  佐藤 泰和 ,  川崎 康 ,  関根 毅 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2011-001354
公開番号（公開出願番号）：特開2012-146693
出願日： 2011年01月06日
公開日（公表日）： 2012年08月02日
要約：
【課題】メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。【選択図】図3
請求項（抜粋）：
半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、 前記半導体基板上に設けられ前記メモリセルアレイを制御する周辺回路部と、 前記複数のメモリセルおよび前記周辺回路部が形成されるアクティブエリア間に設けられた素子分離部と、 前記周辺回路部における前記アクティブエリアの側面に設けられている側壁膜とを備えた半導体記憶装置。
IPC (7件)：
H01L 27/115 ,  H01L 21/824 ,  H01L 27/10 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 21/336 ,  H01L 21/76
FI (4件)：
H01L27/10 434 ,  H01L27/10 481 ,  H01L29/78 371 ,  H01L21/76 L
Fターム (43件)：
5F032AA34 ,  5F032AA44 ,  5F032AA45 ,  5F032AA67 ,  5F032AA69 ,  5F032AA70 ,  5F032BA02 ,  5F032BA03 ,  5F032CA17 ,  5F032DA02 ,  5F032DA03 ,  5F032DA09 ,  5F032DA23 ,  5F032DA30 ,  5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083GA27 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083MA06 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083NA06 ,  5F083PR10 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA03 ,  5F083ZA05 ,  5F101BA01 ,  5F101BB05 ,  5F101BD02 ,  5F101BD22 ,  5F101BD27 ,  5F101BD34 ,  5F101BD35 ,  5F101BH21
引用特許：
審査官引用 (4件)
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