特許
J-GLOBAL ID：200903087681384808
半導体メモリ素子の素子分離膜形成方法
発明者：
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出願人/特許権者：
代理人 (2件)：
中川 周吉
, 中川 裕幸
公報種別：公開公報
出願番号（国際出願番号）：特願2004-370500
公開番号（公開出願番号）：特開2006-073983
出願日： 2004年12月22日
公開日（公表日）： 2006年03月16日
要約：
【課題】 本発明は、半導体メモリ素子の素子分離膜形成工程時にトレンチ形成工程から素子分離膜形成工程まで行われる、DHF溶液を用いた洗浄工程時間を短縮させて、素子分離膜に形成されるモウトの深さを最小化することが可能な半導体メモリ素子の素子分離膜形成方法を提供することを目的としている。【解決手段】 パッド酸化膜が形成された半導体基板を提供する段階と、前記パッド酸化膜上にパッド窒化膜を蒸着する段階と、前記パッド窒化膜、前記酸化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチが埋め込まれるように絶縁膜を蒸着する段階と、前記絶縁膜を平坦化する段階と、前記パッド窒化膜を除去する段階と、DHF洗浄工程またはBOE洗浄工程とSC-1洗浄工程を用いた前処理洗浄工程を行って前記パッド酸化膜を除去する段階とを含み、前記SC-1洗浄工程は前記パッド酸化膜がリセスされる温度範囲内で行う構成としたことを特徴とする。【選択図】 図4
請求項（抜粋）：
(a)パッド酸化膜が形成された半導体基板を提供する段階と、
(b)前記パッド酸化膜上にパッド窒化膜を蒸着する段階と、
(c)前記パッド窒化膜、前記パッド酸化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
(d)前記トレンチが埋め込まれるように絶縁膜を蒸着する段階と、
(e)前記絶縁膜を平坦化する段階と、
(f)前記パッド窒化膜を除去する段階と、
(g)DHF洗浄工程またはBOE洗浄工程とSC-1洗浄工程を用いた前処理洗浄工程を行って前記パッド酸化膜を除去する段階と、
を含み、
前記SC-1洗浄工程は、前記パッド酸化膜がリセスされる温度範囲内で行うことを特徴とする半導体メモリ素子の素子分離膜形成方法。
IPC (6件)：
H01L 21/824
, H01L 27/115
, H01L 27/10
, H01L 29/792
, H01L 29/788
, H01L 21/76
H01L27/10 434
, H01L27/10 481
, H01L29/78 371
, H01L21/76 L
5F032AA35
, 5F032AA44
, 5F032CA16
, 5F032DA22
, 5F032DA33
, 5F083ER22
, 5F083NA01
, 5F083PR40
, 5F083PR42
, 5F083PR52
, 5F083ZA03
, 5F083ZA08
, 5F101BD35
, 5F101BH21
