特許
J-GLOBAL ID:201203029234321225
半導体装置
発明者:
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出願人/特許権者:
代理人 (1件):
日向寺 雅彦
公報種別:公開公報
出願番号(国際出願番号):特願2010-161426
公開番号(公開出願番号):特開2012-023272
出願日: 2010年07月16日
公開日(公表日): 2012年02月02日
要約:
【課題】スイッチング特性を向上させる。【解決手段】半導体装置は、第1導電形の第1半導体層と、前記第1半導体層の上に、前記第1半導体層の主面に対して略平行な方向に交互に設けられた第1導電形の第2半導体層および第2導電形の第3半導体層と、前記第2半導体層および前記第3半導体層の上に設けられた第2導電形の第4半導体層と、前記第4半導体層の表面に選択的に設けられた第1導電形の第5半導体層と、前記第5半導体層の表面から前記第4半導体層を貫通し前記第2半導体層に接するトレンチ内に絶縁膜を介して設けられた制御電極と、前記第1半導体層に接続された第1主電極と、前記第4半導体層および前記第5半導体層に接続された第2主電極と、前記第4半導体層と第2半導体層とのあいだに設けられた第1導電形の第6半導体層と、を備える。前記第6半導体層の不純物濃度は、前記第2半導体層の不純物濃度よりも高い。【選択図】図1
請求項(抜粋):
第1導電形の第1半導体層と、
前記第1半導体層の上に、前記第1半導体層の主面に対して略平行な方向に交互に設けられた第1導電形の第2半導体層および第2導電形の第3半導体層と、
前記第2半導体層および前記第3半導体層の上に設けられた第2導電形の第4半導体層と、
前記第4半導体層の表面に選択的に設けられた第1導電形の第5半導体層と、
前記第5半導体層の表面から前記第4半導体層を貫通し前記第2半導体層に接するトレンチ内に絶縁膜を介して設けられた制御電極と、
前記第1半導体層に接続された第1主電極と、
前記第4半導体層および前記第5半導体層に接続された第2主電極と、
前記第4半導体層と第2半導体層とのあいだに設けられた第1導電形の第6半導体層と、
を備え、
前記第6半導体層の不純物濃度は、前記第2半導体層の不純物濃度よりも高いことを特徴とする半導体装置。
IPC (2件):
FI (5件):
H01L29/78 652J
, H01L29/78 652H
, H01L29/78 653A
, H01L29/78 652P
, H01L29/06 301F
引用特許: