特許
J-GLOBAL ID：201203036104014939

高周波半導体スイッチ回路

発明者：
宮崎 崇仁

宮崎 崇仁 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (1件)： 特許業務法人 有古特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2010-262705
公開番号（公開出願番号）：特開2012-114729
出願日： 2010年11月25日
公開日（公表日）： 2012年06月14日
要約：
【課題】同時に2組以上の経路切替用FET段を導通状態にすることが可能な高機能な高周波スイッチ回路を電源端子の追加無しで小型化かつ低消費電力で実現する。【解決手段】ダイオードスイッチロジック回路100は、共通入出力端子101と個別入出力端子102〜104それぞれとの間の経路のうち少なくとも1つを導通させ且つ制御端子105〜107の各制御電圧を、経路切替用FET段108〜110それぞれのゲートに印加させるとともに、制御端子105〜107の各制御電圧の論理合成電圧を、シャント用FET段111〜113のゲートに印加させ、かつ、論理合成電圧は、1組のシャント用FET段に印加される制御電圧の否定と、残りの組のシャント用FET段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている。【選択図】図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成された、1つの共通入出力端子、3つ以上の個別入出力端子、及び前記個別入出力端子に対応した3つ以上の制御端子と、 前記半導体基板上に形成された、前記共通入出力端子と前記個別入出力端子それぞれとの間に設けられた3組以上の経路切替用FET段と、 前記半導体基板上に形成された、グランドと前記3つ以上の個別入出力端子のうち少なくとも1つとの間に設けられた1組以上のシャント用FET段と、 前記半導体基板上に形成された、前記1組以上のシャント用FET段それぞれに対応したダイオード及びスイッチを含み、前記3組以上の経路切替用FET段及び前記1組以上のシャント用FET段を制御するダイオードスイッチロジック回路と、 を備え、 前記ダイオードスイッチロジック回路は、 前記共通入出力端子と前記個別入出力端子それぞれとの間の高周波信号経路のうち少なくとも1つを導通させ且つ残りを遮断させるべく前記3つ以上の制御端子それぞれに入力された制御電圧を、前記3組以上の経路切替用FET段それぞれのゲートに印加させ、 前記3つ以上の制御端子それぞれに入力された制御電圧を論理合成して得られる論理合成電圧を、前記1組以上のシャント用FET段のゲートに印加させ、 かつ、前記論理合成電圧は、前記3組以上の経路切替用FET段に対応して3組以上のシャント用FET段が設けられるとした場合に、前記1組のシャント用FET段毎に、該1組のシャント用FET段に印加される制御電圧の否定と、該1組のシャント用FET段以外である残りの組のシャント用FET段それぞれに印加される制御電圧の論理和と、の論理積で生成されるように構成されている、高周波半導体スイッチ回路。
IPC (1件)：
H03K 17/693
FI (1件)：
H03K17/693 A
Fターム (14件)：
5J055AX12 ,  5J055AX44 ,  5J055BX03 ,  5J055CX03 ,  5J055DX12 ,  5J055DX44 ,  5J055EX07 ,  5J055EY01 ,  5J055EY12 ,  5J055EY21 ,  5J055FX05 ,  5J055FX12 ,  5J055FX33 ,  5J055GX01
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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