特許
J-GLOBAL ID:201203048791024831

少なくとも2つのプロセッサコアを有する演算ユニットにおいてプロセッサコアを検査する方法及び装置

発明者:
出願人/特許権者:
代理人 (4件): 亀谷 美明 ,  金本 哲男 ,  萩原 康司 ,  松本 一騎
公報種別:公表公報
出願番号(国際出願番号):特願2011-531423
公開番号(公開出願番号):特表2012-506081
出願日: 2009年09月03日
公開日(公表日): 2012年03月08日
要約:
本発明は、少なくとも2つのプロセッサコアを有する演算ユニットにおいてプロセッサコアを検査する方法であって、プロセッサコア(2、3)は内部接続システム(7)を介して互いに接続され、2つのプロセッサコア(2、3)は機械の動作シーケンスに寄与する、方法に関する。最小の時間消費で高いエラーカバレージを達成しうるプロセッサコアの検査方法において、1のプロセッサコア内で検査が進行する間に、同時に他のプロセッサコア内で車両の走行動作を実施するためのプログラムが実行される。【選択図】図1
請求項(抜粋):
少なくとも2つのプロセッサコア(2、3)を有する演算ユニット(1)においてプロセッサコアを検査する方法であって、前記プロセッサコア(2、3)は内部接続システム(7)を介して互いに接続され、2つのプロセッサコア(2、3)は機械の動作シーケンスに寄与する、前記方法において、 1のプロセッサコア(3)内で検査が実施される間に、同時に他のプロセッサコア(2)内で前記機械の前記動作シーケンスを実施するためのプログラムが実行されることを特徴とする、方法。
IPC (3件):
G06F 11/22 ,  G06F 15/78 ,  G05B 23/02
FI (7件):
G06F11/22 310J ,  G06F11/22 310D ,  G06F11/22 340B ,  G06F11/22 360L ,  G06F11/22 360P ,  G06F15/78 510K ,  G05B23/02 V
Fターム (17件):
5B048AA14 ,  5B048AA17 ,  5B048CC04 ,  5B048CC14 ,  5B048CC18 ,  5B048DD05 ,  5B048FF01 ,  5B048FF04 ,  5B062AA10 ,  5B062CC04 ,  5B062JJ05 ,  5H223AA10 ,  5H223BB06 ,  5H223CC08 ,  5H223DD01 ,  5H223DD03 ,  5H223EE17
引用特許:
出願人引用 (10件)
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審査官引用 (14件)
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