特許
J-GLOBAL ID：200903064189021333

マルチコア・プロセサ試験方法

発明者：
大和田 昭彦

大和田 昭彦 について

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中田 達己

中田 達己 について

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山中 仁

山中 仁 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 横山 淳一
公報種別：公開公報
出願番号（国際出願番号）：特願2004-127216
公開番号（公開出願番号）：特開2005-309867
出願日： 2004年04月22日
公開日（公表日）： 2005年11月04日
要約：
【課題】 マルチコアを有するCMP等のプロセサにおけるLSIテストにおける完全良品LSI/部分良品LSI/不良品LSIの判定を効率良く行うこと。【解決手段】 本発明は、マルチコアを有するCMP等のプロセサにおいてLSIテストにおける完全良品LSI/部分良品LSI/不良品LSIの判定を効率良く行うため、プロセサに実装されたロジックBIST回路を構成するLFSR(Linear Feedback Shift Register)によるテストパターン発生回路及びMISR(Multiple Input Signature Register)によるテストパターン圧縮回路のうち、LSIテストのテストパターン圧縮を行うMISRテストパターン圧縮回路をそれぞれのコア部、CMP共有部ごとに独立して具備することにより完全良品LSIだけではなく、部分良品LSIの判定の容易化・高速化を図り、半導体製造時の部分コア良品LSIの救済による歩留まりの向上およびコストダウンを実現した。【選択図】図4
請求項（抜粋）：
複数の論理ブロック手段を有するプロセサであって、前記複数の論理ブロック手段は、少なくとも、それぞれ内部にスキャンチェーンを有し独立に動作可能な第1のプロセサコア手段及び第2のプロセサコア手段、並びに内部にスキャンチェーンを有し前記第1のプロセサコア手段及び前記第2のプロセサコア手段によって共有されるキャッシュ手段を有する共有ブロック部を含むものであるプロセサにおいて、 テストパターンを生成し、前記各論理ブロック手段のスキャンチェーンに入力を行うテストパターン生成手段と、 前記各論理ブロック手段のスキャンチェーンが出力するテストパターンを入力し、前記テストパターンを圧縮するテストパターン圧縮手段とを、 前記各論理ブロック毎に有することを特徴とするプロセサ。
IPC (4件)：
G06F11/22 ,  G01R31/28 ,  H01L21/822 ,  H01L27/04
FI (7件)：
G06F11/22 360P ,  G06F11/22 310B ,  G06F11/22 340C ,  G01R31/28 V ,  G01R31/28 G ,  G01R31/28 P ,  H01L27/04 T
Fターム (22件)：
2G132AA03 ,  2G132AA13 ,  2G132AA15 ,  2G132AC04 ,  2G132AC14 ,  2G132AC15 ,  2G132AG01 ,  2G132AG03 ,  2G132AK07 ,  2G132AK29 ,  2G132AL00 ,  5B048AA12 ,  5B048CC18 ,  5B048DD05 ,  5F038DF04 ,  5F038DT03 ,  5F038DT04 ,  5F038DT06 ,  5F038DT07 ,  5F038DT08 ,  5F038DT10 ,  5F038DT17
引用特許：
出願人引用 (1件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平11-249572   出願人：株式会社日立製作所
審査官引用 (6件)
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