特許
J-GLOBAL ID：201203049542900687

半導体装置及びその製造方法

発明者：
平野 嵩明

平野 嵩明 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 特許業務法人信友国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2011-065494
公開番号（公開出願番号）：特開2012-204444
出願日： 2011年03月24日
公開日（公表日）： 2012年10月22日
要約：
【課題】クラックの進展を抑制することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】基板1上に配線層3が形成された第1の積層体10と、第1の積層体10の主面に対してその主面が接合され、基板11上に配線層13が形成された第2の積層体20と、第1の積層体10または第2の積層体20の少なくとも一方に配置された機能素子2または機能素子12と、を備え、第1の積層体10及び第2の積層体20の主面に垂直な方向から見て、第1の積層体10及び第2の積層体20の少なくとも一方の機能素子2,12を含む回路形成領域の外側に、第1の積層体10と第2の積層体20の界面を貫通する空隙を設ける。【選択図】図1
請求項（抜粋）：
基板上に配線層が形成された第1の積層体と、 前記第1の積層体の主面に対してその主面が接合され、基板上に配線層が形成された第2の積層体と、 前記第1の積層体または前記第2の積層体の少なくとも一方に配置された機能素子と、 を備え、前記第1の積層体及び前記第2の積層体の前記主面に垂直な方向から見て、前記第1の積層体及び前記第2の積層体の少なくとも一方の前記機能素子を含む回路形成領域の外側に、前記第1の積層体と前記第2の積層体の界面を貫通する空隙が設けられた 半導体装置。
IPC (3件)：
H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (1件)：
H01L25/08 B
引用特許：
審査官引用 (4件)
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