特許
J-GLOBAL ID:201203096202538442
データ保持装置及びこれを用いた論理演算回路
発明者:
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出願人/特許権者:
代理人 (2件):
佐野 静夫
, 林田 英樹
公報種別:公開公報
出願番号(国際出願番号):特願2011-081587
公開番号(公開出願番号):特開2012-216702
出願日: 2011年04月01日
公開日(公表日): 2012年11月08日
要約:
【課題】マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路の提供。【解決手段】データ保持装置において、不揮発性記憶部に含まれる複数の強誘電体素子X(素子幅m)は、各々よりも素子幅の小さいダミー素子Y(素子幅n、ただしn<m)によって包囲されている。これによってマスクパターンの疎密に起因するエッチングのローディング効果を抑制する事が可能となる。【選択図】図26
請求項(抜粋):
ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、
強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
を有するデータ保持装置であって、
前記不揮発性記憶部に含まれる複数の強誘電体素子は、各々よりも素子幅の小さいダミー素子によって包囲されていることを特徴とするデータ保持装置。
IPC (7件):
H01L 27/04
, H01L 21/822
, H03K 3/037
, H01L 27/105
, H01L 21/824
, G11C 11/22
, H01L 21/82
FI (5件):
H01L27/04 A
, H03K3/037 Z
, H01L27/10 444Z
, G11C11/22 501Z
, H01L21/82 D
Fターム (28件):
5F038CA02
, 5F038CA06
, 5F038CA18
, 5F038DF01
, 5F038DF05
, 5F038EZ15
, 5F038EZ20
, 5F064BB02
, 5F064BB07
, 5F064BB12
, 5F064BB19
, 5F064BB37
, 5F064DD05
, 5F064DD13
, 5F064DD24
, 5F064DD26
, 5F083FR01
, 5F083GA11
, 5F083GA27
, 5F083LA02
, 5F083PR01
, 5F083ZA28
, 5J043AA14
, 5J043EE01
, 5J043HH01
, 5J043JJ10
, 5J043KK01
, 5J043KK02
引用特許: