特許

J-GLOBAL ID：201303021900449130

半導体装置の作製方法

発明者： 藤本 悦子 ,  村上 智史 ,  山崎 舜平 ,  江口 晋吾
出願人/特許権者： 株式会社半導体エネルギー研究所
公報種別：公開公報
出願番号（国際出願番号）：特願2013-153334
公開番号（公開出願番号）：特開2013-250568
出願日： 2013年07月24日
公開日（公表日）： 2013年12月12日
要約：

【課題】作製工程を増やすことなく、凹凸形状の画素電極を作製することを目的とする。【解決手段】凸部は、フォトマスクを用いて作製すると再現性の高いものが得られるため、画素TFT1203の作製工程にしたがって作製すればよい。画素TFT1203の作製と同様に積層される半導体層、ゲート絶縁膜および導電膜を積層して凸部を形成する。こうして形成された凸部および同一工程で形成された画素TFT、駆動回路に含まれるTFTを覆うように層間絶縁膜を形成する。凹凸を有する層間絶縁膜が形成されたら、その上に画素電極を形成する。画素電極の表面も絶縁膜の凹凸の影響を受け表面が凹凸化する。【選択図】図5

請求項（抜粋）：

薄膜トランジスタと、凸部と、画素電極とを画素部に有する半導体装置の作製方法であって、 前記薄膜トランジスタ及び前記凸部上に絶縁膜を形成し、 前記絶縁膜上に前記薄膜トランジスタと電気的に接続される前記画素電極を前記薄膜トランジスタ及び前記凸部と重なるように形成し、 前記凸部は、半導体膜をパターニングして前記薄膜トランジスタに用いられる半導体層を形成する工程と同一工程で形成した半導体層と、前記薄膜トランジスタのゲート絶縁膜と、導電膜をパターニングして前記薄膜トランジスタに用いられる導電層を形成する工程と同一工程で形成した導電層とが積層された積層構造を有し、 前記画素電極は、前記凸部の影響を受けて表面に凸を有することを特徴とする半導体装置の作製方法。

IPC (5件)：

G02F 1/134 ,  H01L 21/336 ,  H01L 29/786 ,  H01L 21/28 ,  G02F 1/136

FI (4件)：

G02F1/1343 ,  H01L29/78 612Z ,  H01L21/28 301R ,  G02F1/1368

Fターム (107件)：

2H092GA19 ,  2H092GA59 ,  2H092HA05 ,  2H092JA25 ,  2H092JA29 ,  2H092JA46 ,  2H092JA47 ,  2H092JB08 ,  2H092JB56 ,  2H092JB64 ,  2H092JB66 ,  2H092KA04 ,  2H092KA10 ,  2H092KB25 ,  2H092MA18 ,  2H092MA27 ,  2H092NA22 ,  2H092NA24 ,  2H092NA27 ,  2H192AA24 ,  2H192BC31 ,  2H192BC72 ,  2H192BC83 ,  2H192CB02 ,  2H192CC12 ,  2H192DA12 ,  2H192DA42 ,  2H192FB02 ,  2H192HA36 ,  2H192HA47 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB32 ,  4M104BB40 ,  4M104DD12 ,  4M104DD65 ,  4M104EE03 ,  4M104FF08 ,  4M104FF18 ,  4M104GG08 ,  5F110AA16 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE23 ,  5F110FF02 ,  5F110FF09 ,  5F110FF12 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG06 ,  5F110GG13 ,  5F110GG28 ,  5F110GG32 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HJ30 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL11 ,  5F110HM02 ,  5F110HM14 ,  5F110HM15 ,  5F110NN02 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN27 ,  5F110NN34 ,  5F110NN35 ,  5F110PP01 ,  5F110PP03 ,  5F110PP06 ,  5F110PP10 ,  5F110PP23 ,  5F110PP34 ,  5F110PP35 ,  5F110QQ04 ,  5F110QQ09 ,  5F110QQ11 ,  5F110QQ28

引用特許：

審査官引用 (6件)

• 反射型液晶表示装置及びその製造方法
  公報種別：公開公報   出願番号：特願平7-208817   出願人：日本電気株式会社
• 液晶表示装置およびその製造方法
  公報種別：公開公報   出願番号：特願平11-045494   出願人：シャープ株式会社
• 反射型液晶表示装置とその製造方法
  公報種別：公開公報   出願番号：特願平9-293977   出願人：株式会社日立製作所
• 反射型液晶表示装置およびその製造方法
  公報種別：公開公報   出願番号：特願平9-024201   出願人：シャープ株式会社
• 反射型液晶表示装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-144843   出願人：シャープ株式会社
• 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
  公報種別：公開公報   出願番号：特願平10-241474   出願人：株式会社東芝