特許
J-GLOBAL ID：201303037240269456

半導体記憶装置

発明者：
藤岡 伸也

藤岡 伸也 について

, 
池田 仁史

池田 仁史 について

, 
松宮 正人

松宮 正人 について


出願人/特許権者：
富士通セミコンダクター株式会社

富士通セミコンダクター株式会社 について


代理人 (2件)： 伊東 忠彦 ,  山口 昭則
公報種別：特許公報
出願番号（国際出願番号）：特願2000-054831
公開番号（公開出願番号）：特開2001-243774
特許番号：特許第5034133号
出願日： 2000年02月29日
公開日（公表日）： 2001年09月07日
請求項（抜粋）：
【請求項1】 2本で対を成す複数対のビット線と、 各対のビット線に接続されるセンスアンプと、 各対のビット線の一方に接続される第1のメモリセルと、 各対のビット線のもう一方に接続され該第1のメモリセルの反転データを格納する第2のメモリセルと、 該センスアンプがプルアップ動作を開始した後にプルダウン動作を開始するように制御する制御回路を含み、 各対のビット線はHIGHとLOWとの間の中間電位にプリチャージされ、データ読み出し時に、前記第1のメモリセル及び前記第2のメモリセルのデータの電位が前記中間電位よりも低い状態で互いに電位差を有しており、メモリセルのデータがビット線に現れるとメモリセルの電位により一対のビット線の両方の電位が下方向に引っ張られ、両方のビット線の電位が前記中間電位よりも低くなっている状態から、前記センスアンプのラッチ動作の前記プルアップ動作を先に実行し前記プルダウン動作を後に実行することで前記データのラッチを行なうこと を特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/4091 ( 200 6.01) ,  G11C 11/407 ( 200 6.01)
FI (2件)：
G11C 11/34 353 E ,  G11C 11/34 354 D
引用特許：
審査官引用 (21件)
  • 特開昭59-114865
  • 特開平4-177691
  • 特開昭55-157194
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