特許
J-GLOBAL ID：201303053415223255

表示パネル用回路基板、表示パネル及びその製造方法

発明者：
田鹿 健一

田鹿 健一 について

, 
白水 博

白水 博 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (1件)： 新居 広守
公報種別：公開公報
出願番号（国際出願番号）：特願2011-272628
公開番号（公開出願番号）：特開2013-125088
出願日： 2011年12月13日
公開日（公表日）： 2013年06月24日
要約：
【課題】表示パネル用回路基板の製造用のフォトマスクを切り替えることなく、画素回路の個別検査と束ね検査の両方に対応することができる表示パネル用回路基板を提供する。【解決手段】信号線13ごとに1つ設けられる複数のスイッチ素子47と、検査ブロック50ごとに1つ設けられ、検査ブロック50内の第1電極46同士を電気的に接続する複数の端子配線48と、複数の端子配線48のそれぞれから延設される複数のテスト端子49と、複数のスイッチ素子47を覆い、複数の検査ブロック50のそれぞれについて、検査ブロック50内の少なくとも1つの第1電極46の一部表面を露出させる第1コンタクトホール66及び検査ブロック50内のすべての第2電極42の一部表面を露出させる第2コンタクトホール62を有する絶縁層60とを備える。【選択図】図2
請求項（抜粋）：
行列状に複数の配線が配置される表示パネル用回路基板であって、 前記配線のうち列状に設けられる信号線と、 前記信号線ごとに1つ設けられ、第1電極、前記信号線と接続される第2電極、及び、当該第1電極と当該第2電極とを電気的に接続又は非接続にするための制御信号が入力される制御電極を有する、複数のスイッチ素子と、 前記複数のスイッチ素子について、隣接する2以上の前記スイッチ素子ごとにまとめられた単位のそれぞれを検査ブロックとしたときに、検査ブロックごとに1つ設けられ、当該検査ブロック内の前記第1電極同士を電気的に接続する、複数の端子配線と、 前記複数の端子配線のそれぞれから延設される、複数のテスト端子と、 前記複数のスイッチ素子を覆い、前記複数の検査ブロックのそれぞれについて、当該検査ブロック内の少なくとも1つの前記第1電極の一部表面を露出させる第1コンタクトホール及び当該検査ブロック内のすべての前記第2電極の一部表面を露出させる第2コンタクトホールを有する絶縁層と を備える表示パネル用回路基板。
IPC (6件)：
G09F 9/30 ,  G09F 9/00 ,  G02F 1/13 ,  H01L 51/50 ,  H05B 33/10 ,  H05B 33/12
FI (6件)：
G09F9/30 330Z ,  G09F9/00 352 ,  G02F1/13 101 ,  H05B33/14 A ,  H05B33/10 ,  H05B33/12 Z
Fターム (20件)：
2H088FA13 ,  2H088MA20 ,  3K107AA01 ,  3K107BB01 ,  3K107CC29 ,  3K107CC45 ,  3K107EE03 ,  3K107GG28 ,  3K107GG56 ,  3K107HH05 ,  5C094AA41 ,  5C094BA27 ,  5C094BA43 ,  5C094DA13 ,  5C094EA03 ,  5C094GB10 ,  5G435AA19 ,  5G435BB05 ,  5G435BB12 ,  5G435KK10
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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