特許
J-GLOBAL ID：201303059090353732
半導体装置
発明者：
出願人/特許権者：
代理人 (3件)：
長谷川 芳樹
, 寺崎 史朗
, 諏澤 勇司
公報種別：特許公報
出願番号（国際出願番号）：特願2007-041018
公開番号（公開出願番号）：特開2008-205285
特許番号：特許第5272172号
出願日： 2007年02月21日
公開日（公表日）： 2008年09月04日
請求項（抜粋）：
【請求項1】 入力信号に応じて、複数の出力端子から選択的に出力信号を出力する半導体装置であって、
半導体基板上において分離して並設された第1〜第N(Nは3以上の整数)のチャネル層と、
前記第1〜第Nのチャネル層の一端に接続され、前記第1〜第Nのチャネル層に入力電圧を印加するための入力端子と、
前記第1〜第Nのチャネル層の他端にそれぞれ独立に接続された前記第1〜第Nの出力端子と、
前記第1〜第Nのチャネル層の前記一端と前記他端との間の中央領域において、少なくとも前記第1のチャネル層の中央領域から第N-1のチャネル層の中央領域の近傍に跨って布設され、第1の入力信号を印加するための第1のゲート電極と、
前記第1〜第Nのチャネル層の前記一端と前記他端との間の中央領域において、少なくとも前記第2のチャネル層の中央領域の近傍から第Nのチャネル層の中央領域に跨って布設され、第2の入力信号を印加するための第2のゲート電極とを備え、
前記第1のゲート電極と前記第1〜第N-1のチャネル層とは、前記第1〜第N-1のチャネル層の前記一端と前記他端間をオン/オフさせるための前記第1の入力信号の閾値電圧が、前記第1〜第N-1のチャネル層の順に減少するように構成され、且つ、
前記第2のゲート電極と前記第2〜第Nのチャネル層とは、前記第2〜第Nのチャネル層の前記一端と前記他端間をオン/オフさせるための前記第2の入力信号の閾値電圧が、前記第2〜第Nのチャネル層の順に増加するように構成されている、
ことを特徴とする半導体装置。
IPC (3件)：
H01L 27/095 ( 200 6.01)
, H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
H01L 29/80 E
, H01L 27/04 A
