特許
J-GLOBAL ID：201303065791758800
整合されたソース領域を有するパワー・スイッチング・トレンチMOSFETおよびその製造方法
発明者：
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出願人/特許権者：
代理人 (2件)：
本城 雅則
, 本城 吉子
公報種別：特許公報
出願番号（国際出願番号）：特願平11-061202
公開番号（公開出願番号）：特開平11-297989
特許番号：特許第4723698号
出願日： 1999年03月09日
公開日（公表日）： 1999年10月29日
請求項（抜粋）：
【請求項1】 半導体素子の形成方法であって:
第1表面を有する第1導電型の第1半導体領域(26)を用意する段階;
前記第1半導体領域上に、パターニングされた酸化物層(28)を用意する段階であって、該パターニングされた酸化物層は、該パターニングされた酸化物層のエッジ(28A,28B)によって画定される開口を有する、段階;
前記第1半導体領域内に、前記エッジに整合するように、第2導電型の第2半導体領域(30)を形成する段階;
前記エッジに整合する酸化物以外の第1絶縁材料からなるスペーサ(32)を形成する段階;
前記第2半導体領域(30)内の中心にトレンチを形成する段階であって、該トレンチは前記第2半導体領域の表面から前記第1および第2半導体領域を貫通し、かつ前記トレンチは、前記スペーサに整合する、段階;
前記トレンチの表面上にゲート酸化物層(34)を形成する段階;
前記ゲート酸化物層上に導電性物質(36)を形成する段階;
前記導電性物質を、第2絶縁層(38)で被覆する段階;
前記パターニングされた酸化物層(28)を除去し、前記エッジ(28A,28B)で前記第1表面を露出させる段階;および
前記エッジ(28A,28B)に整合した前記第1導電型の第3半導体領域(42)を形成し、前記第2半導体領域に隣接する前記第1半導体領域の第1表面内に、前記第3半導体領域を配置する段階;
から成ることを特徴とする方法。
IPC (2件)：
H01L 21/336 ( 200 6.01)
, H01L 29/78 ( 200 6.01)
H01L 29/78 658 F
, H01L 29/78 658 A
, H01L 29/78 653 A
, H01L 29/78 652 K
, H01L 29/78 652 F
出願人引用 (5件)
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審査官引用 (5件)
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